兆易创新
数字设计工程师-2027届校招
数字设计工程师-2027届校招
发布于 大约 14 小时前普通员工/个人贡献者
西安市 / 成都市
无经验要求
全职员工
仅现场办公
硕士
硬件工程
Ahb
Apb
Dft
Fpga
Spi
Systemverilog
Uart
AI 估算 · 18k–25k
IC设计校招硕士在西安成都月薪约1.8-2.5万，行业需求旺盛，技能门槛高，薪资具有竞争力。
职位详情
关于这个职位
兆易创新正在招聘2027届数字设计工程师，你将参与芯片需求分析、RTL设计、验证及全流程支持
该岗位面向微电子/集成电路专业硕士，要求掌握Verilog、SystemVerilog及常用协议，适合有志于IC设计领域的应届生
最低要求
微电子、集成电路等电子类专业研究生及以上学历
了解集成电路CMOS电路基础知识
熟悉Verilog/System Verilog, 能使用Makefile/Perl/Python等编程语言
有Linux下主流数字IC设计和验证相关工具使用经验
熟悉以下一种或多种外设协议:I2C/I3C/SPI/UART /LIN/CAN/AHB/APB/etc.
具有良好的沟通能力、学习能力、分析能力和团队合作能力
工作职责
参与芯片需求规格的学习与理解，并完成相关模块的设计方案
负责相关模块的RTL设计代码实现
搭建验证环境、编写测试激励，完成模块级验证工作
参与芯片开发的部分流程并支持芯片顺利Tape-out，包括不限于：LINT/CDC/RDC/FPGA/DFT/SYN/Formal Verification/PNR support/ATPG gen/STA/等
协助AE/TE工程师完成芯片的测试
参与相关芯片的客户支持
优先资格
具有电源类数模混合项目经验更佳
AI 洞察
优缺点分析
优点
- 兆易创新是国内存储与MCU龙头，平台实力强，能接触完整流片流程
- 数字IC设计属于硬核技术岗，职业天花板高，薪资成长空间大
- 工作地点在西安/成都，生活成本相对一线城市更低，且半导体产业集聚度高
- 要求掌握多类工具和协议，学习曲线陡峭
- 作为应届生需要快速适应从理论到工程实践的转变
- 适合微电子/集成电路专业、对数字芯片设计有浓厚兴趣、愿意深入技术细节的应届硕士
缺点 / 挑战
- 芯片设计周期长，可能面临流片压力，需要较强的抗压能力
角色解读
- 从模块设计到全芯片架构，可向数字IC架构师方向成长
- 积累流片经验后，可转向更高端的SoC设计或验证专家
- 未来可晋升为项目技术负责人或团队Leader
- 参与芯片规格设计，负责模块级RTL代码编写与实现
- 搭建验证环境，编写测试用例完成模块验证
- 参与全流程支持（如LINT、CDC、DFT、STA等），确保芯片顺利流片
- 协助测试工程师进行芯片测试及客户支持
- 扎实的CMOS电路基础与数字IC设计理论
- 精通Verilog/SystemVerilog，熟悉Perl/Python/Makefile等脚本语言
- 掌握主流EDA工具（如Synopsys/Cadence）和Linux环境
- 熟悉I2C/SPI/UART/AHB/APB等总线协议
申请策略
- 关注兆易创新的产品线（如MCU、NOR Flash），在面试中展现对公司的了解
- 准备一个完整的项目案例，详细描述设计、验证到实现的流程
- 重点突出硕士期间与数字IC相关的项目或课题，尤其是RTL设计、验证经验
- 列出掌握的所有协议（I2C/SPI等）和EDA工具使用经历
- 如有电源类数模混合项目经验，务必单独强调
- 展示脚本编程能力（Perl/Python）和Linux熟练度
- 如果缺乏流片经验，可通过公开课或FPGA项目补充实践
- 系统学习DFT/STA等后端流程知识，拓宽技术广度
面试指南
- 用STAR法则（情境、任务、行动、结果）回答项目经历，重点突出你的贡献和关键技术细节
- 对于原理类问题，先给出定义，再举例说明应用场景，体现理解深度
- 对于协议问题，画出时序图并口头解释关键信号和状态机
- 请描述一个你参与的数字IC设计项目，包括架构、难点和解决方案
- 解释Setup Time和Hold Time的概念，以及如何修复时序违例
- 如何用Verilog实现一个同步FIFO？
- 简述I2C通信协议的主从机交互过程
- 你在项目中使用过哪些EDA工具？描述一次用工具调试bug的经历
职位点评
77
综合评分
半导体大厂校招，技术成长性极强，薪资中上，但需现场办公且WLB一般。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
最重视技能成长和职业发展的求职者，愿意投入时间学习芯片设计全流程，能接受现场办公和可能的加班。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展90
工作生活60
使命价值70
薪资福利
75中等
校招薪资处于行业中等偏上水平，西安成都生活成本较低，综合薪酬福利有竞争力。
薪资信号未披露（AI估算：18K-25K/月）
成长发展
90较高
该岗位能深度参与芯片全流程，技能成长空间极大，且公司提供完善的技术培训体系。
技术前沿主流现代技术
技术栈Verilog、SystemVerilog、FPGA、DFT、I2C、SPI、AHB、APB
业务类型ambiguous
工作生活
60中等
仅现场办公，无远程选项；芯片设计项目周期紧张，可能面临加班。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
半导体行业处于国产替代高速发展期，工作具有技术使命感，但岗位本身未强调社会价值。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
兆易创新 的其他在招职位
相似职位推荐
Watch Jobs