兆易创新
模拟设计工程师
模拟设计工程师
发布于 大约 14 小时前普通员工/个人贡献者
合肥市 / 西安市
高级经验
全职员工
仅现场办公
学历未注明
硬件工程
Ctle
Ddr5
Dfe
Ffe
Lpddr5
时钟树设计
模拟电路设计
版图设计
高速Io接口
AI 估算 · 30k–60k
资深模拟设计工程师，5年以上经验，存储芯片行业技术壁垒高，薪资水平较高。
职位详情
关于这个职位
作为模拟设计工程师，您将参与DRAM产品的核心高速IO接口电路设计，包括LPDDR4/5、DDR4/5等先进存储芯片
工作涉及从SPEC分解、电路设计优化到版图指导和测试支持的全流程，需要与数字团队紧密协作，确保数模交互正确
该职位对高速接口设计经验要求高，适合技术深耕型人才
最低要求
熟悉模拟/混合信号电路设计，能进行高速、低功耗等先进存储芯片的设计
具有高速IO接口电路的设计和优化能力（如LPDDR5, DDR5等IO接口）
具有5年以上的高速IO接口电路设计经验，熟悉DFE/CTLE/FFE等均衡技术
具有高速、低抖动时钟树设计经验
能指导版图工程师完成高速IO电路的版图设计，并提出具体的layout优化措施
熟悉高速IO接口的系统建模仿真
有较强的沟通能力、良好的团队协作能力
工作职责
根据JEDEC和项目产品指标，分解高速IO电路的设计SPEC
设计、优化和验证用于储存产品的高速IO电路模块，如LPDDR4，LPDDR5，DDR4，DDR5等
设计用于测试的电路，实现KGD产品的高速IO可测性
规划IO模块的版图布局，指导版图设计
与数字工程师合作，制定数模交互时序，控制等规划，确保数模交互正确
开发完成技术资料和产品文档的编写、维护等工作
为产品测试和debug提供技术支持和指导
支持FAE，分析解决相关的客诉问题
AI 洞察
优缺点分析
优点
- 存储芯片行业前景广阔，DDR5/LPDDR5是当前主流技术，技能含金量高
- 兆易创新为国内存储龙头，平台大、资源丰富，有利于积累项目和行业人脉
- 涉及从设计到量产全流程，能全面提升技术能力，包括测试支持和客户问题解决
- 需要与多团队协作（数字、版图、测试、FAE），对沟通和团队协作能力要求高
- 技术迭代快，需持续学习新的接口标准和均衡技术
缺点 / 挑战
- 高速电路设计对精度和性能要求极高，调试周期长，工作压力较大
- 适合有5年以上模拟设计经验、专注于高速接口技术、喜欢技术挑战并愿意在存储领域深耕的工程师
角色解读
- 技术深耕：从模块设计到全芯片系统架构，成为存储接口技术专家
- 管理方向：积累项目经验后，可担任技术负责人或团队leader，带领小组完成复杂设计
- 跨领域发展：凭借高速设计经验，可转向SerDes、高性能计算接口等领域
- 负责高速IO接口电路的设计与优化，如LPDDR5、DDR5等，确保满足JEDEC标准和产品性能指标
- 指导版图工程师完成高速IO电路的版图布局，提出优化措施以提升信号完整性
- 与数字工程师协作制定数模交互时序和控制策略，保证芯片整体功能正确
- 为产品测试和客户问题提供技术支持和debug指导，协助FAE解决客诉
- 精通模拟/混合信号电路设计，熟悉先进存储芯片的高速、低功耗设计方法
- 深入掌握高速IO接口均衡技术（DFE/CTLE/FFE）和低抖动时钟树设计
- 具备系统建模仿真能力，能够对高速IO接口进行预分析
- 熟练使用EDA工具（如Cadence、HSPICE等）进行电路仿真和版图指导
申请策略
- 调研兆易创新在DRAM领域的产品布局和技术路线，面试中展现对该方向的热情
- 准备一个完整的项目案例，从SPEC到仿真、版图、测试，展示系统思维
- 重点突出高速IO接口设计经验，特别是LPDDR4/5、DDR4/5等具体项目
- 详细描述在DFE/CTLE/FFE均衡、时钟树设计、系统建模方面的实际成果
- 展示版图指导经验和与数字团队协作的成功案例
- 如有专利或论文，亦应列出以证明技术深度
- 熟悉最新的JEDEC标准（如DDR5、LPDDR5），可提前阅读相关规范
- 学习先进的仿真工具或流程，如使用MATLAB/Simulink进行系统级建模
面试指南
- STAR法则：先简述项目背景，再说明你的具体任务和行动，最后展示量化成果
- 比较框架：对比不同技术方案，说明权衡点（如功耗、面积、性能），体现决策能力
- 问题解决框架：遇到困难时，依次陈述分析过程、仿真验证、方案实施和最终效果
- 请详细描述你设计过的一个高速IO接口电路，包括关键指标、设计挑战和解决方案
- DFE和CTLE的优缺点分别是什么？在什么场景下选择哪种均衡技术？
- 如何设计低抖动时钟树？主要影响因素有哪些？
- 在版图设计中，你如何优化高速信号的走线以减少串扰和反射？
- 当你与数字工程师在时序约束上产生分歧时，如何协调解决？
职位点评
67
综合评分
资深模拟设计岗，前沿存储技术，高薪高成长，但WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合看重技术成长、愿意在高速接口领域深耕、能接受一定工作强度的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展85
工作生活40
使命价值60
薪资福利
70中等
该职位薪资水平较高（资深岗位），兆易创新作为业内知名公司，福利待遇较完善，但JD未明确薪资和福利，因此分数中等偏上。
薪资信号未披露（AI估算：30K-60K/月）
成长发展
85较高
职位涉及前沿DDR5/LPDDR5技术，技能成长空间大，且项目从设计到量产全流程参与，发展机会好，但未明确提及晋升通道。
技术前沿前沿/新兴技术
技术栈LPDDR5、DDR5、DFE、CTLE、FFE
业务类型ambiguous
工作生活
40较低
职位要求仅现场办公，地点在多个城市但未说明WLB情况，通常半导体行业工作强度较大，周末可能需要加班。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
60中等
存储芯片属于关键技术领域，国产替代趋势下具有社会意义，但JD未强调使命感和影响力。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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