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Serdes IP Design Engineer
Serdes IP Design Engineer
发布于 11 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic
Cdc/Rdc
Dft
Serdes
Sta
Vcs
Dc/Pt
值不值得投
83综合评分
综合评分 83
半导体巨头核心IP研发岗，技术前沿且成长空间大，薪资福利优渥，项目交付期有一定压力。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
3.3万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
34 个在招 · 其中芯片设计 14 个
市场机会
选择适中
武汉 · 芯片设计 · 24 个在招
职位详情
关于这个职位
该职位主要负责高速SERDES IP（如USB4.0、PCIe4.0等）的数字设计与验证工作，参与从规格制定到原型测试芯片功能与性能测试的全流程
你需要与混合信号团队紧密合作，解决高速数据恢复电路及数字信号处理中的技术挑战，并为客户提供技术支持
最低要求
电子工程硕士（MSEE）毕业，或电子工程学士（BSEE）加上至少3年行业数字设计与验证经验
具备编写模块级测试用例的丰富经验，包括约束定向随机测试
必须熟悉 Verilog 和 VCS，并具备良好的后端综合工具 DC/PT 知识
必须了解数字设计方法学、ATE 生产测试、DFT 插入、综合约束和流程
具备 Shell、Perl、Python 和 TCL 脚本编写经验者优先
必须对数字信号处理和数据恢复电路有良好的理论和实践理解
具备良好的沟通技巧，能够与设计组和客户支持团队进行交互
必须具有自我驱动力、积极主动，并能在紧迫的期限内平衡良好的设计质量
能够以创造性的方式解决问题，并在选择方法和技术以获得解决方案时运用独立判断
能够指导初级同事完成工作，并在自己的专业领域与内部和外部高级人员建立联系
必须展现出作为独立工作者和团队贡献者取得良好成果的能力
工作职责
作为高度专业的混合信号设计和验证团队的一员，参与当前和下一代高速 SERDES（如 USB4.0v2、USB4.0、PCIe4.0、Ethernet、DP2.0、HDMI2.1 和 MIPI MPHY 产品，高达 40 Gbps）的开发
负责从规格制定到在原型测试芯片上执行功能和性能测试的高端混合信号设计交付
应对 PHY IP 开发中的动态挑战，参与初始培训及持续的在职培训和任务分配
指导初级同事，并在专业领域与内外部高级人员建立网络
与应用工程师合作提供客户支持，解决模拟和布局布线（P&R）团队的技术问题
维护和支持现有的 SERDES PHY IP，增强其多协议支持能力
优先资格
具备 RTL 编码、模拟模块建模以及使用 Verilog 编写复杂系统级测试平台的经验
定义综合设计约束、解决 STA 问题以及门级仿真失败的经验
定义时钟/复位域交叉设计约束，并使用 CDC/RDC 工具评估违规情况
增强和维护支持多种协议的现有 SERDES PHY IP
与应用工程师互动以提供客户支持，并与模拟和 P&R 团队解决技术问题
AI 洞察
优缺点分析
优点
- 处于半导体IP行业核心，接触USB4.0、PCIe4.0等最前沿的高速接口技术标准
- 公司提供完善的培训体系和专家指导，有助于快速积累深厚的技术底蕴
- 外企平台，技术氛围浓厚，能够参与全球领先的芯片设计项目
- 高速SERDES设计技术门槛极高，需要不断追踪快速迭代的技术标准和协议
- 项目交付周期紧，需要在保证设计质量的同时应对紧迫的deadline
- 适合具备扎实数字电路基础、对高速接口协议有浓厚兴趣，且希望在半导体IP领域长期深耕的芯片设计工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 从独立负责模块级设计向系统级架构师发展，主导下一代高速接口IP的研发
- 在技术深度上成为SERDES/PHY领域的专家，或向技术管理岗位转型，带领团队攻克前沿技术挑战
- 负责高速SERDES IP（如USB4.0、PCIe4.0等）的数字前端设计、RTL编码及验证工作
- 参与从规格定义、综合约束、STA/CDC分析到原型芯片测试的全流程开发
- 与混合信号团队及客户支持团队协作，解决复杂的数据恢复和数字信号处理问题
- 精通Verilog及VCS等EDA工具，熟悉DC/PT等后端综合工具
- 具备扎实的数字信号处理（DSP）和数据恢复电路理论基础
- 熟悉ASIC开发流程，包括DFT、ATE测试及脚本语言（Python/Perl/Tcl）
申请策略
- 了解新思科技的Silicon IP产品线，特别是DesignWare IP中的高速接口解决方案，面试时展现对公司业务的了解
- 突出在Verilog编码、模块级验证及综合约束（DC/PT）方面的实际项目经验
- 强调对高速接口协议（如PCIe、USB、MIPI等）或数字信号处理（DSP）的理解与实践
- 展示解决复杂时序问题（STA）或跨时钟域（CDC）问题的具体案例
- 深入学习最新的高速接口协议规范（如PCIe Gen5/Gen6, USB4），了解其PHY层架构
- 提升Python/Perl脚本能力，用于自动化验证流程或数据分析
面试指南
- STAR法则：针对技术问题，清晰描述情境、任务、行动和结果，突出你的分析思路和最终收益
- 理论结合实践：在回答协议或电路原理时，结合自己实际项目中的具体应用和踩过的坑
- 请描述一个你解决过的最复杂的跨时钟域（CDC）或时序收敛（STA）问题
- 在高速SERDES设计中，数据恢复电路（CDR）的工作原理是什么？你有哪些相关经验？
- 如何编写高效的约束定向随机测试用例来验证复杂的数字模块？
- 当设计质量与紧迫的交付期限发生冲突时，你如何平衡和决策？
- 复习数字电路基础、Verilog语法及ASIC设计流程（综合、DFT、STA等）
- 准备1-2个自己主导或深度参与的复杂模块设计/验证项目，能够详细讲解技术细节和难点
职位点评
薪资福利85
成长发展90
工作生活70
使命价值85
薪资福利
85较高
新思科技作为行业巨头，提供具有市场竞争力的薪资和完善的福利体系，武汉地区的薪资水平结合外企背景，整体薪酬回报较好。
薪资信号未披露（AI估算：2.5千–4万/月）
成长发展
90较高
岗位涉及最前沿的高速接口IP开发，公司提供顶级专家的初始培训和持续的在职培训，技术成长空间极大。
技术前沿前沿/新兴技术
技术栈Verilog、VCS、DC/PT、SERDES、ASIC、DFT、STA、CDC/RDC、Python、Perl、DSP
成长机会initial training done by the top experts、continuous on the job training
业务类型profit_center
工作生活
70中等
JD未明确提及工作模式和加班情况，但外企通常注重工作生活平衡，不过芯片设计项目交付期可能存在一定压力。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
85较高
新思科技处于半导体创新的核心，产品赋能自动驾驶、AI、5G等改变世界的突破性技术，社会价值和行业前景极高。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号innovations that change the way we work and play、powering it all with the world’s most advanced technologies
创新程度开拓性创新（行业首创）
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