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LPDDR PHY IP Verification Engineer
LPDDR PHY IP Verification Engineer
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公硬件测试
硬件测试
Asic Verification
Lpddr Phy
Systemverilog
Tcl
Uvm
值不值得投
76综合评分
综合评分 76
武汉外企资深验证岗，技术栈主流，薪资福利稳健，适合追求稳定发展的IC验证专家
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
参考估算薪资
根据职位描述推断，供对比参考
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这家公司招聘很活跃
55 个在招
职位详情
关于这个职位
负责新思科技LPDDR PHY IP团队的数字ASIC验证工作，开发测试平台并对集成IP子系统进行验证
要求具备6年以上相关经验（或硕士3年），精通SystemVerilog/UVM等验证语言及硅调试技能，面向全球客户提供技术支持与质量保障
最低要求
电子工程学士(BSEE)且拥有6年以上相关经验，或电子工程硕士(MSEE)且拥有3年以上相关经验
具备芯片级和模块级的ASIC RTL设计和验证经验
熟练掌握Verilog、SystemVerilog、UVM、PERL和TCL技能
具备硅调试知识
具备良好的普通话和英语沟通能力
具备良好的分析和解决问题能力
工作职责
开发测试平台(test benches)
对集成IP子系统进行验证(verifying integrated IP Subsystems)
优先资格
高速接口协议知识为加分项
AI 洞察
优缺点分析
优点
- 身处EDA/半导体核心IP领域，技术壁垒高
- 跨国巨头平台稳定，福利体系完善
- 武汉生活成本相对一线城市较低
- 要求6年以上经验，入门门槛高
- 高速接口协议复杂，技术更新快，需持续学习
- 外企内部晋升节奏可能较慢
- 适合有扎实数字IC验证背景、追求技术深度且希望平衡生活质量的资深工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 可向资深验证专家、架构师或验证经理方向发展，深耕高速接口IP领域
- 负责LPDDR PHY IP模块的数字验证工作，搭建测试环境并执行验证流程
- 精通SystemVerilog/UVM验证方法学，熟悉ASIC设计流程，具备硅后调试能力
申请策略
- 准备英文自我介绍及技术案例陈述，体现跨文化沟通能力
- 突出SystemVerilog/UVM项目经验，强调独立解决复杂验证问题的能力及硅调试成功案例
- 深入理解LPDDR系列协议细节，提升Perl/TCL脚本自动化验证能力
面试指南
- 采用STAR法则（情境、任务、行动、结果）结构化回答技术难题，重点展示逻辑思维和工具链掌握程度
- 请描述你使用UVM构建的一个复杂测试平台的架构
- 在硅调试中遇到难以复现的问题，你的排查思路是什么？
- 如何验证高速接口的时序收敛问题？
- 复习SystemVerilog语法特性，梳理过往项目中遇到的典型Bug及其解决方案，了解最新LPDDR标准
职位点评
薪资福利85
成长发展75
工作生活70
使命价值65
薪资福利
85较高
作为已上市的跨国巨头，提供具有竞争力的薪资和完善的福利体系，符合市场水准。
薪资信号未披露（AI估算：2.5千–4.5万/月）
成长发展
75中等
涉及前沿的高速接口IP验证，技术含量高，但JD未明确提及培训或晋升路径。
技术前沿主流现代技术
技术栈SystemVerilog、UVM、ASIC、LPDDR PHY
业务类型profit_center
工作生活
70中等
武汉生活压力相对较小，但JD未提及弹性工作制，通常此类研发岗需坐班。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
65中等
半导体行业对国家科技自立自强有重要意义，但具体岗位偏向商业产品交付。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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