英伟达
ASIC Design Engineer, Clocks
ASIC Design Engineer, Clocks
发布于 大约 2 小时前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
GPU
RTL
DFT
Low Power
Asic Design
AI 估算 · 45k–65k
英伟达为全球顶级芯片公司，高级ASIC设计岗位在上海具备高竞争力，结合行业薪资水平估算月薪45-65K。
职位详情
关于这个职位
英伟达GPU时钟组正在招聘高级ASIC设计工程师，你将负责GPU时钟架构、RTL设计和验证，参与从消费级图形到自动驾驶和AI的全系列产品
与架构师、设计验证团队紧密协作，优化高频低功耗时钟网络，并利用Perl/Python脚本提升团队效率
这是一个深度参与芯片核心模块、技术挑战极高的岗位
最低要求
BS or (MS preferred) in EE or equivalent experience. 2+ years of meaningful work experience.
Your ability to thrive in a dynamically changing environment.
Validated experience in RTL design (Verilog), verification and logic synthesis. Your strong coding skills in Perl or Python or other industry-standard scripting languages.
Excellent analytical and problem-solving skills. Fluent English (both written and spoken) and excellent communication skills.
Good team work spirit, easy to cooperate with team members.
工作职责
Collaborate with architects, ASIC designers and verification engineers to design high frequency and low power clocks.
Engage with multiple teams to design GPU clocks satisfying all architectural constraints.
Run and enhance in-house flow to guarantee quality of clocks RTL and netlist, drive issues to close.
Deliver clock information to SOC verification team, timing and DFT teams.
Use Perl/Python to improve productivity of the above teams.
Collaborate with software and silicon solution team to debug GPU clock silicon bugs in new products.
优先资格
Deep understanding of sub-micron silicon issues like noise, cross-talk, and OCV effects is a plus. Good understanding of backend flows and requirements is a plus.
DFT knowledge is a plus. Experience in implementing on-chip clocking networks is desirable.
AI 洞察
优缺点分析
优点
- 英伟达是GPU行业领导者，技术前沿，产品覆盖AI、自动驾驶等热门领域，职业前景广阔
- 薪资福利优厚，国际化团队，英语工作环境提升全球竞争力
- 工作强度较大，项目周期紧，可能需要加班以满足流片节点
- 技术深度要求高，需持续学习先进工艺和设计方法，保持与时俱进
- 适合有2年以上ASIC设计经验、热爱芯片底层设计、追求技术深度、愿意在高压环境下快速成长的工程师
缺点 / 挑战
- 参与核心时钟设计，技术挑战大，能快速积累芯片底层设计经验
- 跨团队协作广泛，沟通成本较高，需具备优秀的英语和团队合作能力
角色解读
- 成为GPU时钟领域专家，主导复杂芯片的时钟架构规划
- 向技术主管或架构师方向发展，带领团队攻克技术难题
- 横向拓展至GPU其他模块（如计算核心、内存控制器），拓宽芯片设计视野
- 设计GPU时钟架构和RTL，确保高频低功耗，满足芯片性能目标
- 与前端、后端团队协作，解决时钟物理约束和架构需求的矛盾
- 开发Perl/Python自动化流程，提升RTL验证和网表质量检查的效率
- 参与芯片调试，定位并解决时钟相关的硅片级问题
- 扎实的RTL设计（Verilog）和逻辑综合能力，能独立完成模块设计
- 精通Perl或Python脚本编程，用于流程自动化和工具开发
- 理解亚微米工艺效应（噪声、串扰、OCV），具备后端流程知识更佳
- 熟悉DFT和片上时钟网络设计，有相关经验者优先
申请策略
- 了解NVIDIA GPU产品线，特别是Ampere、Ada Lovelace等架构的时钟设计特点
- 准备英文自我介绍和技术问答，展示流利英语沟通能力
- 突出时钟或高速电路RTL设计项目经验，量化成果（如频率、功耗优化百分比）
- 展示Perl/Python脚本自动化案例，说明效率提升的具体数据
- 强调对亚微米效应或后端流程的理解，体现系统设计思维
- 列举团队协作和跨团队沟通的成功实例
- 深入学习低功耗时钟设计技术，如时钟门控、多电压域时钟分配
- 练习用Python开发芯片设计自动化工具，如RTL检查、网表质量分析脚本
面试指南
- 使用STAR方法（情境、任务、行动、结果）回答项目经验问题
- 技术问题需先阐述基本原理，再结合实际案例展示能力
- 描述你设计过的时钟网络，如何处理时钟偏斜和抖动？
- 如何用Perl/Python自动化一个RTL检查流程？请举例
- 遇到过跨时钟域（CDC）问题吗？如何验证和解决？
- 如何与后端团队合作优化时钟树综合？
- OCV效应如何影响时钟设计？你如何应对？
- 复习时钟树综合（CTS）、低功耗时钟门控、多时钟域同步等核心概念
职位点评
68
综合评分
顶尖AI芯片公司核心岗位，技术前沿、薪资优厚，但工作地点固定且可能加班
更适合这类人
适合优先追求技术成长和薪资回报，能接受较高工作强度的求职者
表现最好
成长发展
相对薄弱
工作生活
薪资福利80
成长发展90
工作生活30
使命价值70
薪资福利
80较高
英伟达薪资在行业中处于偏高水准，高级岗位待遇优厚，但JD未提及具体福利，补偿性动机满足度较高。
薪资信号偏高 (45K-65K/月)
成长发展
90较高
岗位涉及GPU核心时钟设计，技术前沿，学习机会丰富，成长空间巨大，发展性动机满足度高。
技术前沿前沿/新兴技术
技术栈Verilog、Perl、Python、Clocking、OCV、DFT
业务类型profit_center
工作生活
30较低
上海现场办公，未提及弹性工作，芯片行业通常加班，生活化动机满足度低。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
70中等
为AI和自动驾驶芯片做基础时钟，间接推动技术发展，但岗位直接社会影响力有限，意义感动机满足度中等。
行业发展高速增长赛道
社会影响中性/一般
使命信号power our product lines ranging from consumer graphics to self-driving cars and the growing field of artificial intelligence
创新程度积极采用新技术
Watch Jobs