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Senior Technical Lead - Post Silicon Validation
Senior Technical Lead - Post Silicon Validation
发布于 2 小时前基层主管/组长
全职员工仅现场办公半导体封装测试
半导体封装测试
2.5D/3D Packaging
Ansys Hfss
Cowos
Em Simulation
High-Speed Interfaces
Pdn Analysis
Power Integrity (Pi)
Signal Integrity (Si)
值不值得投
74综合评分
综合评分 74
前沿技术栈、高专业壁垒、跨国平台，侧重技术成长与挑战
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
8.0万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
54 个在招
职位详情
关于这个职位
负责先进硅封装（如2.5D/3D、CoWoS）的信号与电源完整性分析、建模及设计优化
需使用HFSS等工具进行全波电磁仿真，验证高速通道模型，并协同IC设计与PCB团队解决硅片验证阶段的SI/PI故障，确保高性能互连性能
最低要求
年以上半导体封装或高速PCB设计的SI/PI分析经验
熟练掌握行业标准EM和电路仿真工具：
EM求解器：Ansys HFSS, Ansys SIwave, Cadence Clarity 3D, Keysight ADS Momentum
电路仿真：Synopsys HSPICE, Cadence Spectre, Keysight ADS
PDN分析：Ansys RedHawk, Cadence Voltus, Sigrity PowerDC/PowerSI
深入理解传输线理论、麦克斯韦方程组和S参数分析
具备高速接口协议（PCIe, UCIe, HBM, DDR, Ethernet SerDes）经验
精通封装堆叠设计、阻抗控制和过孔过渡优化
具备测量相关性实践经验（VNA, TDR/TDT, 近场扫描）
具备编程/脚本技能（Python, MATLAB, Tcl）用于自动化和后处理
工作职责
为先进硅封装（CoWoS, EMIB, chiplet-based architectures, fan-out wafer-level packaging）执行SI/PI分析和设计优化
开发和验证封装互连的高速通道模型，包括凸点、微凸点、TSV、RDL层以及硅/有机中介层
对封装结构进行全波电磁(EM)仿真，以表征S参数、串扰、阻抗和插入/回波损耗
设计和优化配电网络(PDN)，包括去耦策略、IR压降分析以及从芯片到板的交流阻抗配置
对高速串行和并行接口（PCIe Gen5/6, UCIe, HBM3/3E, DDR5, SerDes >112 Gbps）进行时域仿真（眼图、BER分析）
与IC设计、封装基板设计、PCB布局和热/机械团队协作，共同优化封装电气性能
开发并将仿真模型与实验室测量结果（VNA, TDR, 示波器、电源噪声测量）进行关联验证
定义封装基板堆叠、布线规则和凸点/过孔分配的SI/PI设计指南和约束
支持OSAT合作伙伴和基板供应商的设计可制造性(DFM)评审
调查并解决硅片上线和验证阶段与SI/PI相关的故障
优先资格
拥有2.5D/3D先进封装技术（CoWoS, EMIB, Foveros, hybrid bonding）经验
熟悉Chiplet分散式架构和Die-to-Die互连标准（UCIe, BoW）
了解联合仿真方法学（芯片-封装-板级联合设计）
具备统计分析和蒙特卡洛方法以评估制造变异影响
理解热敏感电气分析（电-热联合仿真）
在IEEE/DesignCon发表过论文或参与行业标准委员会（JEDEC, OIF, UCIe Consortium）
有与OSAT（ASE, Amkor, TSMC InFO/CoWoS）和基板供应商合作经验
AI 洞察
优缺点分析
优点
- 处于半导体行业最前沿的先进封装领域，技术壁垒高，职业竞争力强
- 接触国际顶尖客户与OSAT厂商，视野开阔
- 作为跨国巨头，提供稳定的平台资源与规范的技术流程
- 技术迭代极快，需持续学习新协议与新封装工艺
缺点 / 挑战
- 工作涉及大量仿真调试与跨部门沟通，压力较大
- 需应对硅片验证阶段的紧急问题排查，可能面临较高的工作强度
- 适合在SI/PI领域有深厚积累、喜欢挑战前沿技术、具备良好跨团队协作能力的资深工程师
角色解读
- 可向高级首席工程师（Principal Engineer）或技术总监方向发展，专注于更先进的封装节点（如224G SerDes, Chiplet生态）
- 也可转向系统级架构师，统筹芯片-封装-板级的整体信号完整性方案
- 负责先进封装（如CoWoS、3D IC）的信号与电源完整性分析与优化
- 利用HFSS等工具进行电磁仿真，建立高速通道模型，并解决硅片验证阶段的电气故障
- 与IC设计、PCB布局等多团队协同，确保高性能互连系统的可靠性
- 精通SI/PI理论与高速接口协议（PCIe, HBM, UCIe）
- 熟练掌握Ansys HFSS/SIwave、Cadence、Keysight等主流仿真工具
- 具备PDN设计与阻抗控制能力，能进行仿真与实测数据的关联验证
申请策略
- 关注HCLTech在半导体服务领域的最新动态
- 准备展示你如何处理复杂的多物理场耦合问题
- 面试中可重点阐述你对先进封装趋势的看法及技术解决方案
- 突出5年以上SI/PI实战经验，特别是针对2.5D/3D封装项目的具体案例
- 详细列出掌握的仿真工具链及解决过的复杂SI/PI问题（如串扰抑制、IR Drop优化）
- 强调仿真与实测数据的相关性验证能力
- 加强对UCIe、BoW等最新Chiplet互连标准的理解
- 提升Python/MATLAB自动化脚本能力，以提高仿真后处理效率
面试指南
- 采用STAR法则（情境、任务、行动、结果）描述项目经历
- 对于技术问题，先阐述理论基础，再结合具体工具和方法论，最后给出量化结果或改进效果
- 请描述一次你通过仿真预测并解决实际SI/PI问题的经历
- 在2.5D封装中，如何优化TSV和微凸点的高频特性？
- 你如何使用HFSS或SIwave进行PDN的AC阻抗分析？
- 面对仿真与测试结果不一致的情况，你的排查思路是什么？
- 如何看待Chiplet架构带来的SI/PI新挑战？
- 复习高速数字信号传输理论（反射、串扰、损耗）
职位点评
薪资福利75
成长发展85
工作生活60
使命价值70
薪资福利
75中等
作为已上市的跨国巨头，HCLTech提供具有市场竞争力的薪酬和完善的福利体系，符合资深专家的市场价位。
薪资信号未披露（AI估算：6.0千–10.0万/月）
成长发展
85较高
职位涉及最先进的2.5D/3D封装技术和Chiplet架构，技术前沿性强，能提供极高的专业成长空间。
技术前沿前沿/新兴技术
技术栈2.5D/3D Packaging、CoWoS、EMIB、Chiplet、UCIe、HBM3、PCIe Gen6、Ansys HFSS、SIwave
业务类型profit_center
工作生活
60中等
JD未明确提及弹性工作制，但作为技术服务型岗位，相比纯研发可能有较好的节奏控制，不过硅片验证期可能面临高强度工作。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
致力于推动半导体先进封装技术的发展，属于高科技制造业的核心环节，具有显著的行业价值和技术使命感。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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