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Serdes IP Design Engineer
立即应聘

Serdes IP Design Engineer

发布于 1 小时前

普通员工/个人贡献者

AI 估算 · 2.5–4.5万 · AI 参考估算
武汉市
中级经验
学历未注明
全职员工仅现场办公半导体设备工程
半导体设备工程
Asic Design
Serdes Ip
Tcl
Vcs

值不值得投

84综合评分

综合评分 84

顶尖外企、前沿Serdes技术、完善培训体系，但需应对项目截止日期的压力

从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。

薪资怎么样

3.5万

比半导体设备工程中位数高

发布情况

新岗位 · 今天发布

公司情况

公司还在招多个职位

6 个在招 · 其中半导体设备工程 2 个

市场机会

选择面较广

武汉 · 半导体设备工程 · 52 个在招

职位详情

关于这个职位

负责高速Serdes IP（如USB4、PCIe等）的数字设计与验证，从规格开发到原型测试全流程交付

需具备ASIC开发流程知识，使用Verilog/VCS进行模块级测试，并掌握后端综合工具及数字设计方法论，解决技术难题并支持客户

最低要求

MSEE graduate or BSEE plus minimum 3 years of digital design and verification experience in the industry

Good experience in writing block-level test-cases including constrained directed random tests
Must be familiar with Verilog and VCS. Good knowledge of back-end synthesis tools DC/PT is required
Must have knowledge of digital design methodologies, ATE production testing, DFT insertion, Synthesis constraints and flows
Scripting experience in Shell, Perl, Python and TCL is a plus
Good theoretical and practical understanding of digital signal processing and data recovery circuits is required
Good communication skills for interacting between different design groups and customer support teams are required
Must be self-motivated, proactive, and able to balance good design quality while meeting tight deadlines
Resolves issues in creative ways and exercises independent judgment in selecting methods and techniques to obtain solutions
May guide more junior peers with aspects of their job. Networks with senior internal and external personnel in own area of expertise
Must exhibit ability to produce good results as independently and as a team contributor

工作职责

Working as part of a highly experienced mixed-signal design and verification team, targeting the current and next generation high speed SERDES, such as USB4.0v2, USB4.0, PCIe4.0, Ethernet, DP2.0, HDMI2.1, and MIPI MPHY products (up to 40 Gbps).

Delivering high-end mixed-signal designs from specification development to performing functional and performance tests on prototype test-chips.
Resolving issues in creative ways and exercising independent judgment in selecting methods and techniques to obtain solutions.
Guiding more junior peers with aspects of their job.
Networking with senior internal and external personnel in own area of expertise.
Producing good results as independently and as a team contributor.

优先资格

RTL coding, modeling of analog blocks, and writing complex system-level test-benches in Verilog

Defining synthesis design constraints and resolving STA issues as well as gate-level simulation failures
Defining Clock/Reset domain crossing design constraints and evaluating violations using CDC/RDC tools
Enhancing and maintaining existing SERDES PHY IPs supporting multiple protocols
Interacting with Application Engineers for customer support and resolving technical issues with Analog and P&R; teams.

AI 洞察

优缺点分析

优点

  • 身处Ansys这样的全球EDA巨头，接触最前沿的Serdes IP技术栈（如USB4、PCIe4.0+）
  • 拥有完善的导师制和持续的职业培训机会，技术成长路径清晰
  • 外企工作环境相对规范，注重Work-Life Balance，福利体系完善
  • 高速Serdes设计难度极大，需要深厚的理论功底和实践经验，技术门槛高
  • 需要频繁与客户和支持团队沟通，对软技能有一定要求
  • 适合具有3年以上数字IC设计/验证经验，对高速接口技术有浓厚兴趣，且追求技术深度与稳定性的求职者

缺点 / 挑战

  • 项目周期紧，需要在保证设计质量的同时应对严格的Deadline压力

角色解读

  • 向高级Serdes架构师或技术专家方向发展，主导下一代高速接口IP的开发
  • 可转向混合信号设计领域，或晋升为技术团队负责人，管理小型研发团队
  • 负责高速Serdes IP核的数字前端设计与验证，包括RTL编码、测试用例编写及仿真
  • 参与从规格定义到原型芯片功能与性能测试的全流程工作
  • 解决复杂的技术问题，指导初级工程师，并与内部团队及外部客户技术支持对接
  • 精通Verilog语言及VCS仿真工具，熟悉DC/PT等后端综合工具
  • 扎实的数字信号处理(DSP)和数据恢复电路理论基础
  • 具备Shell/Perl/Python/TCL脚本编写能力者优先
  • 良好的跨部门沟通能力和独立解决问题的能力

申请策略

  • 准备几个解决复杂技术问题的案例，体现独立判断和创造性解决问题的能力
  • 了解Ansys Silicon IP的业务布局及其在EDA行业的地位
  • 突出展示在Serdes、PCIe、USB等高速接口协议方面的具体项目经验
  • 详细列出掌握的EDA工具链（VCS, DC, PT）及脚本语言能力
  • 强调在混合信号设计、DFT插入或ATE测试中的实际贡献
  • 复习数字信号处理和数据恢复电路的核心理论
  • 熟悉最新的Serdes标准（如USB4 v2, PCIe 6.0）的关键特性
  • 提升英语技术文档阅读及口头沟通能力，因为涉及跨国团队协作

面试指南

  • 采用STAR法则（情境、任务、行动、结果）描述技术项目
  • 对于技术问题，先阐述理论基础，再结合具体工具和实践案例说明
  • 强调团队合作与沟通在解决跨领域问题中的作用
  • 请介绍你之前项目中涉及的Serdes或高速接口IP的设计难点及解决方案
  • 如何在Verilog中编写高效的约束随机测试用例？
  • 你对数据恢复电路（Data Recovery Circuits）的理解是什么？
  • 遇到STA违例或CDC问题时，你的排查思路是怎样的？
  • 如何平衡设计质量与项目进度压力？

职位点评

薪资福利85
成长发展90
工作生活75
使命价值80

薪资福利

85较高

作为已上市的大型外企，薪资水平在武汉地区属于市场水准偏高，且福利体系完善，稳定性强。

薪资信号未披露（AI估算：2.5千–4.5万/月）

成长发展

90较高

职位明确提到由顶级专家进行初始培训和持续的在职培训，技术前沿性高，成长空间大。

技术前沿前沿/新兴技术
技术栈Serdes、USB4.0v2、PCIe4.0、Verilog、VCS、DC/PT、Python、TCL
成长机会initial training done by the top experts、continuous on the job training
业务类型profit_center

工作生活

75中等

外企通常提供较好的工作生活平衡，但职位描述中提到'tight deadlines'，暗示项目期间可能有强度压力。

工作模式未明确
办公地点科技园/产业园
加班情况JD含高强度暗示词

使命价值

80较高

公司致力于推动智能时代的基础技术创新（AI、5G、自动驾驶），具有显著的行业影响力和社会价值。

行业发展稳定成熟行业
社会影响正向社会影响力较高
使命信号powering it all with the world’s most advanced technologies、Era of Smart Everything
创新程度积极采用新技术

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