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Hardware Engineering Technical Leader
Hardware Engineering Technical Leader
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程师
硬件工程师
Asic
Fpga
Pcie
Silicon One
以太网
原理图设计
硬件设计
系统调试
值不值得投
79综合评分
综合评分 79
AI时代核心网络硬件技术Leader，技术栈前沿且成长空间大，使命感强，但需现场办公且工作强度可能较高。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
2.8万
比硬件工程师中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
46 个在招
市场机会
选择适中
新竹 · 硬件工程师 · 15 个在招
职位详情
关于这个职位
该职位负责主导下一代超大规模交换机硬件的设计与开发，基于Silicon One或商用ASIC及CPU子系统
你需要负责从系统/板级规格定义、原理图设计到FPGA设计及系统级调试的全流程，并与跨部门团队及供应商紧密协作解决设计问题
最低要求
电子工程、计算机工程或电信专业学士学位及8年以上工作经验，或硕士学位及6年以上工作经验，或博士学位及3年以上工业界经验
具备常见硬件技术经验，包括电源、时钟、内存、CPU及各种系统接口
具有复杂高速电路板设计及电路板调试（bring-up）的过往经验
具有原理图/布局设计、硬件调试、故障排除及系统级测试经验
具有与软件团队合作进行系统调试、移植及设备配置（寄存器级别）的经验
工作职责
定义并设计基于Silicon One和/或商用ASIC以及CPU子系统的下一代超大规模交换机硬件
负责系统和板级规格制定、原理图捕获、FPGA设计、ASIC/系统级调试及故障排除
与ASIC、DFT、信号完整性、软件、诊断和制造等多个团队合作，启动系统并解决任何设计问题
在实验室中使用示波器和分析仪进行调试和故障排除
担任与主要组件供应商的技术联络人
优先资格
具有25G、100G、400G、800G、1.6T高速以太网接口和光模块经验
具有数据中心或服务器/HPC的x86或ARM CPU开发经验
具有原理图、PCB和Verilog HDL/VHDL设计经验
具有产品实验室调试和设计验证经验
了解以太网协议者优先
具有DRAM、CPU子系统及控制接口（如PCIe、I2C、SPI、MDC/MDIO）经验
具备自我驱动力、团队合作精神及出色的沟通技巧
AI 洞察
优缺点分析
优点
- 参与AI时代核心网络硬件（如Silicon One）的研发，技术栈前沿且极具行业影响力
- 依托完整的内部产品开发流程，能够获得从设计到量产的全链路工程经验，且跨国平台提供广阔的技术视野
- 涉及高速信号、复杂ASIC及多部门协同，技术难度和系统复杂度极高，对解决突发硬件Bug的抗压能力要求高
- 适合拥有8年以上扎实硬件底层设计经验、对高速网络和数据中心硬件充满热情，且具备出色跨团队沟通与技术攻坚能力的资深硬件工程师
缺点 / 挑战
- 作为技术Leader，需要在没有直接行政权力的情况下推动跨团队（如软件、制造）解决设计问题，沟通成本较高
角色解读
- 从硬件技术负责人向系统架构师或硬件工程总监方向发展，未来可主导更复杂的AI时代核心网络硬件平台架构
- 在跨国科技巨头中担任更高级别的技术专家（如Fellow），引领行业硬件技术标准
- 主导下一代超大规模交换机硬件的架构定义与详细设计，涵盖从原理图、FPGA到系统级调试的全流程
- 作为技术核心，需跨部门协同ASIC、软件、信号完整性等团队解决复杂设计问题，并担任与核心供应商的技术接口人
- 具备深厚的高速电路板设计、硬件Bring-up及故障排查能力，精通电源、时钟、内存及各类高速系统接口
- 需要熟练使用示波器等实验室设备进行系统级调试，并具备与软件团队协同进行底层寄存器配置的经验
申请策略
- 在求职信或面试中，强调自己在“从设计到量产”全流程中的系统性思维，以及对AI时代网络硬件发展趋势的理解，展现技术领导力
- 重点突出复杂高速电路板设计、系统级Bring-up及故障排查的具体项目经验，特别是涉及25G-1.6T高速接口或数据中心交换机硬件的经历
- 明确展示与ASIC、软件团队协同解决底层硬件问题的案例，以及与供应商进行技术对接的成果
- 建议深入复习高速以太网协议及PCIe、I2C等控制接口的底层原理，提升Verilog HDL/FPGA设计能力，以匹配下一代Hyperscaler Switch的技术需求
面试指南
- 采用STAR法则（情境、任务、行动、结果），重点突出“技术深度”（如具体的仪器使用、协议分析）和“跨团队协作”（如何拉通不同团队达成共识）
- 在回答架构问题时，展现从系统级规格到板级实现的自上而下的思考逻辑，体现全局观
- 请分享一个你主导过的最复杂的高速电路板设计及Bring-up项目，遇到了哪些信号完整性或电源问题，是如何解决的？
- 在系统级调试中，当硬件和软件团队对Bug的根因存在分歧时，你通常如何排查和推动解决？
- 针对下一代Hyperscaler Switch，你认为在CPU子系统和高速接口设计上最大的技术挑战是什么？
- 请描述一次你作为技术联络人与核心供应商解决重大组件设计或交付问题的经历
- 提前了解思科Silicon One架构及最新数据中心交换机硬件趋势，复习高速信号完整性（SI）、电源完整性（PI）及PCIe/以太网协议底层细节
- 准备好过往项目的原理图或测试波形截图（在脱敏前提下）作为技术深度的佐证
职位点评
薪资福利80
成长发展90
工作生活60
使命价值85
薪资福利
80较高
职位为资深技术负责人，且位于新竹科学园区，结合跨国企业背景，薪资福利预期处于市场较高水平，但JD未明确披露具体薪资数字。
薪资信号未披露（AI估算：2千–3.5万/月）
成长发展
90较高
岗位涉及AI时代核心硬件平台研发，技术栈极具前瞻性，且涵盖从设计到量产的全流程，技术成长空间巨大。
技术前沿前沿/新兴技术
技术栈Silicon One、ASIC、FPGA、PCIe、25G/100G/400G/800G/1.6T、Verilog HDL、x86/ARM CPU
成长机会help each other grow、opportunities to grow and build are limitless
业务类型profit_center
工作生活
60中等
硬件研发及实验室调试岗位通常需要现场办公，且作为技术Leader面临较高的项目交付压力，JD未明确提及WLB相关政策。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
85较高
岗位致力于AI时代核心网络基础设施建设，推动全球数字化连接，具有较高的行业使命感和社会价值。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号power the future of the digital world、revolutionizing how data and infrastructure connect and protect organizations、power how humans and technology work together
创新程度开拓性创新（行业首创）
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