思科
Hardware Engineering Technical Leader
Hardware Engineering Technical Leader
发布于 3 小时前基层主管/组长
全职员工仅现场办公硬件工程
硬件工程
Fpga
Pcie
Silicon One
Verilog/Vhdl
原理图设计
高速电路设计
值不值得投
薪资怎么样
20.5万
比硬件工程中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
58 个在招 · 其中硬件工程 8 个
市场机会
选择面较广
新竹 · 硬件工程 · 87 个在招
职位详情
关于这个职位
作为思科通用硬件组（CHG）目的型交换机硬件团队的技术负责人，你将主导基于 Silicon One 及商用 ASIC 的下一代超大规模数据中心交换机硬件与 CPU 子系统设计
工作覆盖系统与板级规格定义、原理图设计、FPGA 设计、系统点亮与实验室调试，并与 ASIC、DFT、信号完整性、软件、诊断及制造团队协同推动产品从设计走向量产
最低要求
电子工程、计算机工程或通信专业学士学位并具备 12 年以上经验，或硕士学位并具备 8 年以上经验，或博士学位并具备 5 年以上工业界经验
具备常见硬件技术经验，包括电源、时钟、内存、CPU 及各类系统接口
具备复杂高速板设计与板级点亮（board bring-up）经验
具备原理图/布局（layout）、硬件点亮、故障排查、系统级测试经验
具备与软件团队合作进行系统点亮与移植、器件配置（寄存器级）的经验
工作职责
定义并设计基于 Silicon One 和/或商用 ASIC 的下一代超大规模（Hyperscaler）交换机硬件，以及 CPU 子系统
负责系统级与板级规格定义、原理图设计、FPGA 设计、ASIC/系统级点亮与故障排查
推动系统点亮，并与 ASIC、DFT、信号完整性、软件、诊断及制造等多个团队合作解决设计问题
在实验室使用示波器与分析仪进行调试与故障排查
作为技术对接人，与主要元器件供应商沟通协作
优先资格
具备 25G、100G、400G、800G、1.6T 高速以太网接口与光器件经验
具备数据中心或服务器/HPC 领域的 x86 或 ARM CPU 开发经验
具备原理图、PCB 及 Verilog HDL/VHDL 设计经验
具备实验室点亮与产品设计验证经验
了解以太网协议者优先
具备 DRAM、CPU 子复合体及 PCIe、I2C、SPI、MDC/MDIO 等控制接口经验
自我驱动、团队合作与较强的沟通能力为必备素质
AI 洞察
优缺点分析
优点
- 直接参与 Silicon One 与 AI 时代数据中心网络核心硬件平台，技术前沿性强，项目含金量高
- 团队覆盖从设计、认证到生产的完整链路，可完整看到产品落地全过程，成长速度快
- 全球化的技术团队与供应商网络，利于积累行业人脉与技术视野
- 要求十年以上高速硬件经验，门槛高，需同时具备电路设计、实验室调试、软件协同与供应商管理能力
- 交换机硬件开发节奏紧、跨团队协调复杂，点亮阶段往往需要高强度投入
- 需要持续跟进 800G/1.6T 等快速迭代的接口标准
- 适合有多年高速数字硬件设计与板级点亮经验、希望在 AI 数据中心网络硬件方向长期深耕并承担技术牵头角色的资深工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 可沿技术专家路线成长为思科内部的技术带头人（Technical Leader/Distinguished Engineer），主导更大规模的芯片与平台架构定义
- 也可横向转向硬件架构、系统架构或产品线技术管理岗位，负责整条产品线的技术决策
- 接触 Silicon One 与 1.6T 光互联等前沿平台，为进入 AI 数据中心基础设施核心圈层打下基础
- 主导下一代超大规模数据中心交换机的硬件平台设计，从系统/板级规格、原理图到 FPGA 与系统点亮全程负责
- 与 ASIC、信号完整性、软件、诊断和制造等多团队协作，解决从设计到量产过程中的硬件问题
- 在实验室用示波器、分析仪进行高速信号调试，并作为技术窗口对接关键元器件供应商
- 扎实的高速数字电路设计功底，熟悉电源、时钟、内存、CPU 子系统及 PCIe、I2C、SPI、MDC/MDIO 等接口
- 具备复杂高速板的原理图/布局评审与板级点亮、寄存器级配置调试能力
- 了解以太网协议与 25G 以上光接口、具备 Verilog/VHDL 与 FPGA 经验是显著加分项
- 跨团队沟通与供应商技术对接能力同样关键
申请策略
- 投递前了解思科 Silicon One 架构与 Common Hardware Group 的产品定位，在沟通中体现对超大规模数据中心客户需求的理解
- 面试中主动询问团队在 AI 网络硬件上的路线图与实验室资源，展现长期投入意愿
- 突出你主导过的高速板/交换机类项目，用量化指标说明速率等级（如 400G/800G）、通道数与量产规模
- 写明从规格定义、原理图、布局评审到点亮调试、量产导入的完整负责范围
- 列出与 ASIC、软件、SI、制造团队协作解决具体问题的案例
- 若有 FPGA/Verilog 或供应商技术对接经验，单独成段呈现
- 补齐以太网协议细节与 25G/100G/400G/800G/1.6T 光接口相关知识，熟悉主流 SerDes 与信号完整性基础
- 强化 x86/ARM CPU 子系统、DRAM 与 PCIe 等控制接口的调试经验表述
面试指南
- 采用 STAR 结构：先交代项目背景与速率/规模指标，再说明你承担的具体技术职责，重点描述问题定位的分析路径（现象—假设—验证—根因），最后给出结果与沉淀的方法/规范
- 技术细节要能下沉到原理图、布局、寄存器与仪器测量层面，避免停留在流程描述
- 跨团队问题用「谁—何种分歧—如何对齐—最终结论」的结构讲清楚你的推动力
- 请介绍一个你主导过的高速交换机/服务器主板项目，从规格定义到量产你具体负责了哪些环节？
- 系统点亮阶段遇到最棘手的问题是什么？你是如何定位并解决的？
- 在高速接口（如 400G/800G 以太网、PCIe）调试中，你如何与信号完整性团队协作定位问题？
- 你如何与软件团队配合完成寄存器级配置与驱动移植？
- 作为技术负责人，你如何协调 ASIC、DFT、制造与供应商多方推进问题闭环？
思科 的其他在招职位
相似职位推荐
Watch Jobs