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达摩院-CPU物理设计及集成实现工程师-RISC V及生态
达摩院-CPU物理设计及集成实现工程师-RISC V及生态
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Icc2
Ppa优化
Risc-V
Sta
Tcl/Python
低功耗设计
值不值得投
79综合评分
综合评分 79
阿里达摩院核心芯片研发岗，技术前沿且薪资丰厚，发展上限极高，但需适应流片项目的高压节奏。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
4.5万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 3010 个在招 · 其中芯片设计 约 130 个
市场机会
选择面较广
杭州 · 芯片设计 · 56 个在招
职位详情
关于这个职位
该职位主要负责CPU Core的物理设计、集成实现及逻辑电路优化，与前端设计团队紧密合作，持续提升CPU的PPA（性能、功耗、面积）指标
你需要精通后端物理实现工具及低功耗设计流程，确保芯片达到先进工艺的Tapeout及Sign-off标准
最低要求
具有CPU/GPU/AI Core物理设计及实现经验优先
与CPU设计者密切合作，进行逻辑优化，持续提升CPU PPA指标
精通后端物理实现工具的使用，如Genus/iSpatial/Innovus, DC/ICC2/Fusion Compiler等，包括复杂时钟树的实现方法，Scripting能力（Tcl/Python/Perl）
熟悉sdc 约束，cdc (异步电路)，CRG (clocking, reset), 熟悉upf编写、低功耗实现及其流程，mem compiler 使用，特别是集成实现（中端）方向
熟悉功耗优化尤其是综合及PR实现层面的低功耗优化方法
PTPX power 分析专家，熟悉gatesim （门仿）
先进工艺 tapeout 经验优先
完整sign-off 流程，starRC, block STA，full-chip timing 收敛, IR/EM, PV (Caliber or ICV), ECO flow, formal 等
三年以上经验，中级/高级各个级别职位
本科及以上学历
微电子/半导体/集成电路/电子/计算机工程等专业优先，理解数字电路, sram, 逻辑设计，计算机基本架构/微架构优先
自我驱动力强，注重细节，良好的分析能力、沟通与表达能力，团队合作
工作职责
与CPU设计者密切合作，进行关键时序路径的分析与逻辑电路优化
前后端协同设计，持续提升CPU PPA性能指标
CPU Core的物理设计与交付，达到产品指标要求
CPU 集成实现工程师（中端）综合实现
优先资格
具有CPU/GPU/AI Core物理设计及实现经验优先
先进工艺 tapeout 经验优先
AI 洞察
优缺点分析
优点
- 依托阿里达摩院顶尖的研发平台，能接触到业界最前沿的RISC-V及自研CPU芯片项目
- 技术壁垒高，PPA优化与先进工艺Tapeout经验在半导体行业极具市场竞争力
- 团队技术氛围浓厚，能与顶尖芯片前端设计者共事，拓宽底层架构视野
- 适合具备扎实数字电路基础、对底层硬件架构有热情，且能在高压下保持严谨细致、追求极致PPA指标的芯片后端工程师
缺点 / 挑战
- 芯片流片周期长、容错率低，面临较大的项目交付与Timing收敛压力
- 需要持续跟进先进工艺节点和EDA工具的新特性，学习成本与脑力消耗较高
角色解读
- 从物理设计工程师成长为芯片后端技术专家或架构师，主导更复杂的SoC或AI芯片后端交付
- 未来可向芯片项目经理或团队技术负责人方向发展，统筹前后端协同与流片全流程
- 负责CPU Core的物理设计与后端实现，进行关键时序路径分析与逻辑电路优化
- 与前端设计团队协同，持续提升CPU的PPA（性能、功耗、面积）指标
- 负责中端集成实现及先进工艺的Tapeout和Sign-off流程，确保芯片达到产品指标要求
- 精通后端物理实现工具（如Innovus、ICC2等）及脚本语言（Tcl/Python/Perl）
- 熟悉低功耗设计流程（UPF）、时钟树综合及复杂约束（SDC/CDC）
- 具备完整的Sign-off经验（STA、IR/EM、PV等）及先进工艺Tapeout经验
申请策略
- 了解阿里达摩院在RISC-V生态及玄铁系列CPU上的布局，面试时可结合其开源生态或自研架构谈谈自己的技术见解
- 突出在CPU/GPU/AI Core物理设计中的PPA优化成果，尽量用数据量化（如面积缩小、功耗降低的具体百分比）
- 详细列出掌握的EDA工具及先进工艺节点Tapeout经验，展示解决复杂Timing/IR/EM问题的能力
- 展示脚本自动化能力（Tcl/Python）在提升后端设计流程效率方面的实际应用案例
- 深入学习先进工艺节点（如5nm/3nm）下的物理设计挑战及解决方案
- 强化低功耗设计（UPF）及多电压域复杂时钟树的实现与调试能力
面试指南
- 采用STAR法则（情境、任务、行动、结果），重点突出数据指标（如PPA提升百分比、收敛时间缩短等）
- 强调与前端设计团队的沟通协同过程，展现解决复杂跨领域问题的能力与系统性思维
- 请分享一个你主导的CPU物理设计中PPA优化的成功案例，具体遇到了什么瓶颈及如何解决？
- 在先进工艺节点下，IR/EM和Timing收敛面临哪些主要挑战？你是如何处理的？
- 请详细描述你在低功耗设计（UPF）及多电压域时钟树综合方面的经验
- 如何利用Tcl/Python脚本自动化提升后端设计流程的效率？
- 复习数字电路基础、计算机体系结构及STA（静态时序分析）核心概念
- 准备1-2个自己主导的复杂Tapeout项目案例，梳理其中的技术难点与解决方案
职位点评
薪资福利85
成长发展90
工作生活50
使命价值85
薪资福利
85较高
阿里达摩院芯片团队提供极具竞争力的薪资，且芯片物理设计属于高壁垒技术岗，市场溢价高，整体薪酬福利处于行业头部水平。
薪资信号偏高 (3千–6万/月)
成长发展
90较高
能够参与阿里自研CPU及RISC-V生态的核心项目，接触先进工艺节点与顶尖EDA工具，技术成长空间极大。
技术前沿前沿/新兴技术
技术栈CPU物理设计、PPA优化、Innovus、ICC2、UPF、Tapeout、Sign-off、RISC-V、Tcl、Python
业务类型ambiguous
工作生活
50较低
芯片流片项目通常有严格的Deadline，Tapeout前夕工作强度较大，但JD未明确提及加班或WLB政策，整体属于项目驱动型节奏。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
85较高
参与RISC-V开源生态及国产自研CPU的研发，对推动国产底层算力基础设施发展具有较高的社会价值与使命感。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度开拓性创新（行业首创）
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