豪威集团
ASIC Mid-End (Synthesis/DFT) Engineer/Sr.(J11705)
ASIC Mid-End (Synthesis/DFT) Engineer/Sr.(J11705)
发布于 4 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Atpg
Dft
Lec
Mbist
Scan Chain
Sta
Tcl
Upf
值不值得投
77综合评分
综合评分 77
上市芯片龙头核心研发岗，技术壁垒高、成长空间大，薪资具竞争力，但WLB未明确且流片期压力较大。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
4万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 200 个在招 · 其中芯片设计 44 个
市场机会
选择面较广
上海 · 芯片设计 · 约 430 个在招
职位详情
关于这个职位
该职位主要负责芯片前端综合、静态时序分析及低功耗设计，优化芯片PPA并确保时序收敛
同时主导DFT架构设计、测试向量生成与量产测试支持，保障芯片的可测性与量产质量
最低要求
硕士及以上学历，微电子、集成电路、电子工程、计算机等相关专业
年以上数字芯片中端设计经验
熟练掌握Verilog，熟悉数字芯片设计流程及先进工艺下的Library分析
熟练使用以下EDA工具中的一项或多项：Design Compiler / Genus（综合）、PrimeTime / Tempus（STA）、Formality / Conformal LEC（形式验证）、DFT Compiler / Tessent / TetraMax（DFT）
熟悉SDC时序约束原理，具备独立编写模块级及全芯片时序约束的能力
熟悉DFT原理和方法，掌握Scan、MBIST、ATPG、Boundary Scan等常用可测性设计技术
熟练使用Tcl / Perl / Python等脚本语言进行流程自动化开发
具备良好的英文读写能力，能够阅读和撰写英文技术文档
工作认真负责，具备良好的团队合作精神和跨团队沟通协调能力
工作职责
负责芯片前端的综合（Synthesis）工作，优化芯片的性能、功耗和面积（PPA），确保满足项目需求
主导STA静态时序分析，分析时序路径，解决时序收敛问题，保证芯片的时序性能
撰写UPF文件，支持低功耗设计，并进行低功耗检查以确保设计符合节能标准
进行LEC逻辑等价性检查，验证综合后的网表与原始RTL设计的一致性
执行Lint/CDC检查，确保RTL代码的质量和跨时钟域信号的安全性
制定IP级和芯片级的DFT架构与DFT Flow，参与DFT Spec的定义与评审
完成Scan Chain Insertion、Scan Compression、MBIST Insertion、Boundary Scan（JTAG/IEEE 1149.x）等DFT电路的实现与验证
负责ATPG测试向量生成与仿真调试，覆盖Stuck-at、Transition、Path Delay等故障模型，分析并提升测试覆盖率
完成DFT模式的时序约束（SDC）编写，协助后端工程师完成DFT相关时序收敛
支持产品量产测试，协助定位和解决DFT Pattern在量产测试中的问题
参与DFT Flow的优化与方法学建设
编写技术文档，记录设计流程和结果，为后续维护提供支持
优先资格
有完整流片经验者优先
AI 洞察
优缺点分析
优点
- 身处半导体核心赛道，豪威集团作为CIS芯片龙头，平台大且项目资源丰富
- 掌握Synthesis与DFT双重核心技能，技术壁垒高，职业生命周期长且越老越吃香
- 有机会接触先进工艺节点和完整流片流程，对个人技术深度和行业视野提升巨大
- 流片成本高昂，设计错误代价大，需要极高的细心度与抗压能力
- 先进工艺下的Library分析和DFT方法学更新快，需要持续学习以保持技术领先
- 适合微电子/集成电路相关专业硕士毕业，具备3年以上数字芯片中端经验，追求技术深度与长期职业发展的求职者
缺点 / 挑战
- 芯片中端设计对时序收敛和PPA优化要求极高，面临较大的技术挑战和交付压力
角色解读
- 从模块级中端设计向全芯片级架构设计发展，成为中端设计专家
- 向DFT方法学专家或后端物理设计方向拓展，提升全链路芯片设计能力
- 积累完整流片经验后，可晋升为技术主管或项目经理，带领团队攻坚先进工艺节点
- 负责芯片前端综合与静态时序分析，优化PPA并解决时序收敛问题
- 主导DFT架构设计与测试向量生成，保障芯片可测性与量产良率
- 执行低功耗设计、逻辑等价性检查及代码质量检查，确保设计符合规范
- 精通Synthesis、STA、DFT等数字芯片中端设计流程及EDA工具（如DC、PT、Tessent等）
- 熟练掌握Verilog、SDC时序约束及Tcl/Python脚本自动化开发
- 具备扎实的DFT原理基础，熟悉Scan、MBIST、ATPG等可测性设计技术
申请策略
- 提前了解豪威集团的核心产品线（如CMOS图像传感器）及最新技术动态，面试时展现对业务的理解
- 准备好过往项目中遇到的最复杂的时序收敛或DFT问题的排查思路，用STAR法则进行阐述
- 突出完整流片经验，详细说明在过往项目中负责的模块规模、工艺节点及PPA优化成果
- 列举熟练掌握的EDA工具（如DC、PT、Tessent）及脚本语言（Tcl/Python）在流程自动化中的实际应用案例
- 强调在DFT架构设计、ATPG覆盖率提升或量产测试问题解决中的具体贡献与数据指标
- 深入学习先进工艺节点下的时序收敛技巧与低功耗设计方法（UPF）
- 提升Python/Tcl脚本能力，尝试开发自动化检查或数据处理工具以提高工作效率
面试指南
- STAR法则：针对具体问题，描述背景、任务、采取的行动（如工具使用、策略调整）和最终量化的结果（如PPA改善比例、覆盖率提升数值）
- 原理+实践：先简述技术原理（如STA路径分析、DFT插入原理），再结合自己实际项目中的操作细节和踩坑经验进行说明
- 在先进工艺下，你是如何解决Setup/Hold时序违例的？请分享一个具体的优化案例
- 请描述你制定芯片级DFT架构的流程，如何平衡测试覆盖率与芯片面积/功耗？
- 在使用Tessent或TetraMax进行ATPG时，如果遇到覆盖率瓶颈，你会如何分析和解决？
- 请解释UPF文件的作用，你在低功耗设计中如何进行低功耗检查？
- 复习数字芯片中端设计的核心概念，特别是STA分析、DFT原理及先进工艺下的设计挑战
- 梳理过往项目中的技术难点和解决方案，准备好相关的技术文档或数据图表以备展示
职位点评
薪资福利85
成长发展90
工作生活45
使命价值80
薪资福利
85较高
豪威集团作为上市芯片龙头，薪资具备市场竞争力，且芯片设计中端岗位技术壁垒高，薪资溢价明显。
薪资信号市场水准 (3千–5万/月)
成长发展
90较高
岗位涵盖Synthesis与DFT核心环节，能接触先进工艺与完整流片流程，技术成长空间极大。
技术前沿主流现代技术
技术栈Synthesis、STA、UPF、LEC、DFT、Scan Chain、MBIST、ATPG、Verilog、Tcl
成长机会参与DFT Flow的优化与方法学建设
业务类型ambiguous
工作生活
45较低
JD未提及工作模式与WLB相关信息，芯片流片节点前通常工作强度较大，生活化动机满足度有限。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
半导体行业属于国家战略支持领域，豪威集团在CIS领域具有全球影响力，社会价值与行业前景良好。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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