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SOC架构设计工程师-SOC Architecture Design Engineer(J20218)
立即应聘

SOC架构设计工程师-SOC Architecture Design Engineer(J20218)

发布于 大约 8 小时前

普通员工/个人贡献者

上海市 / 合肥市
高级经验
全职员工
仅现场办公
硕士
芯片设计
Rtl
Soc
Upf/Cpf
低功耗设计
物理设计
芯片设计
静态时序分析
Dft/Dfx
Python/Perl/Tcl/Shell

AI 估算 · 35k–60k

5年以上数字IC设计经验，具备低功耗和顶层设计能力，市场稀缺，薪资较高。

职位详情

关于这个职位

该职位负责存储芯片SOC的顶层架构设计，涵盖RTL质量检查、低功耗设计、综合与时序收敛等关键环节，与物理设计团队协同解决复杂时序问题

适合有5年以上经验的数字IC设计工程师，需要扎实的电路基础对Verilog/SystemVerilog及UPF/CPF流程有深入实践，是存储芯片领域极具技术含金量的岗位

最低要求

教育背景与专业知识：硕士及以上学历，微电子、电子工程、计算机等相关专业，具备扎实的数字电路设计理论基础

专业技能与资格：能使用Verilog/SystemVerilog完成复杂数字电路设计，能独立运用nLint/Spyglass/CCD等工具执行设计检查流程
专业技能与资格：具备逻辑综合、DFT/DFX、形式验证、静态时序分析等完整芯片设计流程经验，能使用UPF/CPF开展低功耗设计，并了解物理设计（布局、布线、时钟树）基本概念
行业与专业经验：5年以上数字IC设计经验，主导或深度参与过复杂SOC芯片的完整设计项目
其他要求：能使用Python/Perl/Tcl/Shell完成设计自动化脚本开发，能阅读英文技术文献，具有团队领导或跨职能项目协调能力

工作职责

RTL质量与低功耗检查：主导SOC顶层模块的RTL质量检查及低功耗检查（UPF/CPF），规划时钟、复位、MTCMOS架构，并完成芯片分区与层次设计

顶层设计与时序收敛：主导SOC顶层综合、DFT/DFX（scan insert/mbist insert）及APTG流程，制定SDC约束，执行静态时序分析与功耗分析（PTPX），解决时序风险并推动收敛
物理设计协同：与物理设计团队紧密协作，对齐顶层布局、电源规划、时钟树（CTS）和封装要求，识别并解决时序收敛及物理违例问题
技术文档编写：撰写详细的设计规格、集成指南和验证计划等文档，确保技术信息的准确传递与可追溯性
设计流程与自动化优化：主导或参与设计流程、自动化脚本及方法学改进，评估工艺库，协同团队推动设计流程与工艺的持续优化

AI 洞察

优缺点分析

优点

  • 接触SOC顶层架构设计，技术含量高，专业积累深厚
  • 存储芯片是国产替代重点领域，行业前景好
  • 公司平台大，项目复杂度高，能快速提升综合设计能力
  • 可同时在上海或合肥工作，地域选择灵活
  • 需要掌握多种EDA工具和流程，技术栈广，学习成本高
  • 时序收敛和物理设计协同需要较强的问题解决能力

缺点 / 挑战

  • 芯片设计流程复杂，对细节要求极高，工作压力较大
  • 适合有5年以上数字IC设计经验、对SOC架构和低功耗设计有浓厚兴趣、喜欢挑战复杂技术问题的资深工程师

角色解读

  • 向SOC架构师或芯片设计专家方向发展，深入掌控芯片整体设计方案
  • 积累存储芯片或先进工艺经验，向技术管理岗位转型
  • 在半导体行业有广阔前景，可参与更先进工艺节点的芯片研发
  • 负责SOC顶层RTL质量检查和低功耗检查，规划时钟、复位、电源架构
  • 主导顶层综合、DFT/DFX流程，制定SDC约束并进行静态时序分析
  • 与物理设计团队协作，解决布局布线中的时序和物理违例问题
  • 编写设计文档，参与设计流程自动化改进
  • 精通Verilog/SystemVerilog，能独立完成复杂数字电路设计
  • 熟悉UPF/CPF低功耗设计流程，掌握逻辑综合、DFT、静态时序分析
  • 掌握Python/Perl/Tcl/Shell脚本，能开发自动化工具
  • 了解物理设计基本概念，具备跨团队协作能力

申请策略

  • 对两个工作地点明确偏好，在面试中表达灵活性
  • 了解长鑫存储的技术路线和行业地位，展示对存储芯片的热情
  • 突出完整SOC芯片流片经验，特别是负责过的模块和解决的关键问题
  • 强调低功耗设计和UPF/CPF实战项目，以及时序收敛的成功案例
  • 写明掌握的工具链，如Spyglass、DFT工具、PT等，体现熟练度
  • 展示脚本开发能力和自动化流程改进成果
  • 提前复习UPF/CPF低功耗设计方法和静态时序分析原理
  • 熟悉长鑫存储的产品方向（DRAM），了解存储芯片特殊设计要求

面试指南

  • 按“项目背景-我的角色-具体行动-成果数据”的STAR结构回答
  • 对于技术问题，先讲原理，再结合实例，最后总结经验和教训
  • 强调团队协作和跨部门沟通能力，展示全局视角
  • 请介绍你主导过的一个SOC芯片的顶层设计流程，遇到的问题如何解决？
  • 如何确保UPF文件的正确性？在低功耗验证中遇到过哪些挑战？
  • 如何进行时序收敛？请举例说明你如何优化关键路径
  • 你对DFT/DFX流程的理解是什么？如何设计扫描链？
  • 谈谈你对物理设计中的电源规划或时钟树的理解

职位点评

73
综合评分

高难度SOC架构设计岗，技术前沿薪资优，但工作强度和灵活性需酌情考虑。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
适合追求技术成长和职业发展、愿意在芯片行业深耕的资深工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活50
使命价值80

薪资福利

75中等

芯片设计行业薪资水平较高，但JD未披露具体薪酬，综合考量给予较好评分。

薪资信号未披露（AI估算：35K-60K/月）

成长发展

85较高

职位涉及完整SOC设计流程，技术前沿，成长空间大。

技术前沿前沿/新兴技术
技术栈SOC、RTL、UPF/CPF、DFT/DFX、PTPX、Verilog、SystemVerilog、Python、Perl、Tcl
业务类型ambiguous

工作生活

50较低

需要现场办公，工作地点固定，WLB信息未披露，弹性一般。

工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）

使命价值

80较高

存储芯片国产化具有国家战略意义，技术自主创新带来使命感。

行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术

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