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Senior Mask Layout Design Engineer
Senior Mask Layout Design Engineer
发布于 5 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程
硬件工程
Cmos工艺
Drc/Lvs
Pll
Serdes
Vlsi
混合信号电路
版图设计
硬件工程
值不值得投
81综合评分
综合评分 81
顶尖AI芯片平台、前沿技术栈、高薪高成长，但需适应硬件研发节奏与现场办公模式
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
2.3万
比硬件工程中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 480 个在招 · 其中硬件工程 41 个
市场机会
选择面较广
新竹 · 硬件工程 · 84 个在招
职位详情
关于这个职位
负责在先进亚微米CMOS工艺下进行高速混合信号电路（如PLL、SerDes、ADC、ESD）的物理版图设计
与ASIC及模拟工程师协作完成布局规划、定制版图及规则检查，确保设计符合规范并成功集成至VLSI产品中
最低要求
拥有电子工程学士学位（BSEE）或同等经验
至少5年以上经过验证的掩膜版与版图设计经验
深入理解亚微米CMOS工艺下的模拟电路版图设计概念
精通Cadence定制电路设计工具，特别是Virtuoso
具备使用Dracula、Hercules、Calibre和Primeyield等验证工具进行运行和调试的经验
熟练掌握Perl、Python、SKILL等脚本语言
了解DRC（设计规则检查）和LVS（版图对原理图检查）流程，具备自定义Deck的能力
具备良好的团队协作能力、人际交往技巧、热情与积极的工作态度
工作职责
使用Cadence工具在突破性亚微米CMOS技术下执行混合信号功能（如PLL、高速SerDes、模数转换器、ESD结构）的物理版图设计
与ASIC和混合信号工程师跨职能合作，为VLSI产品集成定制设计
参与布局规划、定制版图设计，并根据设计规则和原理图进行验证
AI 洞察
优缺点分析
优点
- 依托英伟达顶尖AI芯片平台，接触行业最前沿的亚微米/纳米级工艺与高速接口设计
- 技术栈高度专业化，个人竞争力随项目经验持续积累
- 国际化团队环境提供清晰的专业技术晋升通道
- 项目节点紧凑，需兼顾多部门协同与严格的设计规则审查
- 技术迭代快，需持续跟进EDA工具更新与工艺演进
- 适合具备扎实微电子/集成电路背景、追求技术深耕、能适应高强度研发节奏的资深硬件工程师
缺点 / 挑战
- 先进制程版图设计容错率低，需应对高频信号完整性与功耗优化的复杂挑战
角色解读
- 可向高级IC设计专家、版图架构师或技术项目经理发展
- 随着AI芯片需求增长，可横向拓展至数字/射频版图或先进封装设计领域，逐步承担核心IP模块的完整交付责任
- 负责将混合信号电路原理图转化为物理版图，确保满足亚微米CMOS工艺的设计规则
- 与系统架构师和模拟工程师紧密协作，完成芯片布局规划与集成验证
- 参与DRC/LVS检查流程优化，提升版图良率与性能
- 精通Cadence Virtuoso及主流验证工具（Calibre/Hercules等）
- 深入掌握模拟电路版图匹配、寄生参数提取与EMC/ESD设计规范
- 熟练使用Python/Perl进行自动化脚本编写与流程定制
申请策略
- 提前研究英伟达当前GPU/AI加速器架构特点，准备针对高速混合信号设计的案例陈述
- 面试时重点展示对设计规则底层逻辑的理解而非单纯操作熟练度
- 突出主导过的具体IP模块版图经验（如PLL/SerDes），量化良率提升或面积优化成果
- 详细列出掌握的EDA工具版本及脚本自动化案例
- 强调跨部门协作解决DRC/LVS违规的实际项目
- 强化高速差分信号布线与电源完整性分析能力
- 学习Python/Tcl在版图自动化中的应用
- 关注台积电/联电最新CMOS工艺PDK特性与Design Kit规范
面试指南
- 采用STAR法则描述项目背景、技术难点、具体行动与量化结果
- 针对工具问题，说明从现象定位到根因分析的流程
- 强调数据驱动决策与跨团队沟通的重要性
- 请分享一个你处理过的复杂混合信号版图案例，如何平衡面积、功耗与信号完整性？
- 遇到严重的DRC/LVS违例时，你的排查与解决思路是什么？
- 如何编写脚本提高版图绘制或检查效率？
- 面对先进制程带来的寄生参数变化，你在布局阶段会采取哪些预防性措施？
- 复习模拟版图匹配原则（共质心、对称性）、时钟树布局策略及ESD保护网络设计
职位点评
薪资福利85
成长发展90
工作生活65
使命价值80
薪资福利
85较高
英伟达作为全球半导体龙头，提供具备强竞争力的薪酬包与完善的福利体系，能有效满足求职者对高回报与职业稳定性的核心诉求。
薪资信号偏高 (1.8千–2.8万/月)
成长发展
90较高
岗位深度绑定AI算力芯片前沿研发，技术栈涵盖先进CMOS工艺与主流EDA工具链，为员工提供极高的技术成长空间与行业视野。
技术前沿前沿/新兴技术
技术栈Cadence Virtuoso、CMOS、SerDes、PLL、DRC/LVS、Python、Perl
业务类型profit_center
工作生活
65中等
半导体研发通常需保证专注的工作环境，但JD未明确提及弹性工时或远程政策，结合硬件设计岗位特性，预计以现场办公为主，工作强度可能随流片节点波动。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
直接参与定义下一代AI计算架构的核心硬件设计，技术成果将广泛应用于云计算、自动驾驶与人工智能基础设施，具有显著的行业推动力与社会价值。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号amplify human creativity and intelligence
创新程度积极采用新技术
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