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Senior Technical Lead - Post Silicon Validation
Senior Technical Lead - Post Silicon Validation
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
2.5D/3D Integration
Advanced Packaging
Calibre Drc/Lvs
Physical Design
Silicon Interposer
值不值得投
76综合评分
综合评分 76
顶尖前沿技术栈、高薪稳定、高专业成长，但工作强度大、WLB受限
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
35.0万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
55 个在招
市场机会
选择不多
新竹 · 半导体封装测试 · 3 个在招
职位详情
关于这个职位
负责下一代2.5D/3D异构集成平台中硅中介层（Silicon Interposer）的物理设计与版图开发，涵盖架构定义至流片全流程
需精通RDL布线、TSV设计及信号完整性优化，协同EDA工具与代工厂确保设计合规性，并支持硅后验证与良率提升
最低要求
年以上硅中介层设计、先进封装物理设计或半导体后端设计经验
熟练掌握物理设计与版图工具：Cadence Virtuoso, Cadence APD, Synopsys IC Compiler II, Siemens Calibre
掌握验证工具：Cadence PVS, Mentor Calibre (DRC/LVS/ERC)
掌握寄生参数提取工具：StarRC, QRC, Calibre xRC
深入理解硅中介层工艺技术：RDL金属化、TSV制造、微凸点技术、晶圆减薄等
具备高密度布线经验（< 1 µm L/S for RDL, < 10 µm TSV pitch）
了解可靠性设计（DFR）：电迁移、应力迁移、热循环等
熟悉代工厂PDK
具备脚本技能（Python, Tcl, SKILL）用于设计自动化和自定义DRC规则开发
工作职责
领导多芯片集成（计算、HBM、I/O、网络芯片）的硅中介层物理设计和版图
定义中介层架构，包括芯片放置、焊盘图分配、RDL布线策略、TSV阵列布局和电源/地分布
开发和优化高密度芯片间互连的RDL布线，确保符合电气、热学和机械约束
设计TSV阵列和过渡结构——包括TSV放置、禁布区、应力感知布局规划和着陆垫优化
与SI/PI工程师合作，满足中介层 across 的信号完整性和功率交付目标
与代工厂工艺能力协调，定义和验证中介层叠层（金属层、介电层厚度、TSV尺寸）
执行DRC/LVS验证，并确保设计符合代工厂设计规则（如TSMC CoWoS, UMC, GlobalFoundries等）
使用EDA工具流进行中介层特定设计（自定义布线、通孔柱阵列、微凸点间距优化）
与封装基板PCB团队共同优化中介层设计，以实现无缝的芯片-封装-板集成
通过提供准确的布局数据来支持热机械分析，用于翘曲、应力和可靠性模拟
与代工厂合作伙伴对接，进行技术选择、设计规则澄清和流片执行
推动DFM/DFT策略以提高基于中介层产品的良率和可测试性
支持硅后调试和中介层相关问题的失效分析
优先资格
直接参与TSMC CoWoS、Intel EMIB或类似2.5D中介层平台的经验
为HBM集成设计中介层的经验
了解混合键合和直接Cu-Cu互连技术
熟悉Chiplet标准（UCIe, BoW）及其在中介层上的物理实现
有有机中介层或玻璃核心中介层替代方案的经验
理解热机械仿真工具（Ansys Mechanical, COMSOL）用于翘曲和应力分析
接触光子集成于硅中介层（共封装光学）的经验
有成功流片记录或在先进封装领域发表过论文/专利
AI 洞察
优缺点分析
优点
- 处于半导体行业最前沿的2.5D/3D封装技术领域，技术壁垒高，不可替代性强
- 跨国巨头平台，资源充足，能接触顶级代工厂（TSMC/UMC）最新工艺
- 职业发展空间大，适合深耕技术的专家型人才
- 技术难度极高，需同时兼顾电气、热学、机械多维度约束
- 对细节要求极其苛刻，任何微小误差都可能导致昂贵的流片损失
- 拥有5年以上先进封装经验的资深工程师，追求技术深度，抗压能力强，注重长期职业技术积累而非短期快速晋升的管理者
缺点 / 挑战
- 工作压力大，需应对流片失败风险及严格的交付周期
角色解读
- 可向首席封装架构师、封装技术总监发展，或转向更前沿的Chiplet生态系统标准制定角色
- 也可横向拓展至先进制程节点下的封装整合专家
- 主导下一代2.5D/3D芯片封装中硅中介层的物理版图设计与架构定义
- 解决高密度互连、信号完整性及热机械应力等复杂工程问题
- 作为技术核心，连接前端芯片设计与后端封装制造，确保从设计到流片的成功
- 精通硅中介层制造工艺（RDL, TSV, Micro-bump）
- 熟练掌握Cadence Virtuoso/APD, Synopsys ICC2, Calibre等EDA工具
- 具备深厚的信号/电源完整性分析及热机械仿真知识
- 熟练使用Python/Tcl进行设计自动化
申请策略
- 准备详细的项目案例，重点讲述如何解决一个具体的、复杂的物理设计难题
- 了解HCLTech在台湾的具体业务方向，展现对该地区半导体生态的理解
- 突出展示成功的中介层流片案例（Tapeout success）
- 量化描述在RDL密度、TSV间距优化方面的具体贡献
- 强调与代工厂协作解决Design Rule冲突的经验
- 列出掌握的特定EDA工具和脚本自动化成果
- 若缺乏HBM集成或UCIe Chiplet标准经验，建议提前学习相关知识
- 加强热机械仿真工具（Ansys/COMSOL）的实际应用能力
面试指南
- 采用STAR法则（情境、任务、行动、结果）回答项目经验类问题
- 对于技术问题，先阐述基本原理，再结合具体工具和数据说明实施过程，最后总结优化效果
- 对于趋势性问题，结合行业报告和个人见解进行分析
- 请详细描述你过去设计的硅中介层架构，特别是RDL布线策略和TSV布局的挑战及解决方案
- 如何在保证信号完整性的同时优化中介层的热机械性能？
- 请举例说明你如何使用EDA工具进行DRC/LVS验证及修复
- 面对代工厂PDK更新或设计规则变更，你如何调整设计方案？
- 你对2.5D/3D封装未来的发展趋势有何看法？
职位点评
薪资福利85
成长发展92
工作生活40
使命价值75
薪资福利
85较高
作为跨国上市巨头的资深技术岗位，薪资水平在台湾地区属于极具竞争力的高位，福利体系完善，稳定性强。
薪资信号偏高 (2.5–45.0万/月)
成长发展
92较高
岗位涉及最前沿的2.5D/3D异构集成技术，技术栈新颖且深度极高，能提供极佳的专业成长空间和行业影响力。
技术前沿前沿/新兴技术
技术栈Silicon Interposer、2.5D/3D Integration、HBM、UCIe、CoWoS、TSV、RDL、Chiplet
业务类型profit_center
工作生活
40较低
作为资深技术专家，面临较高的技术压力和流片责任，虽未明确提及加班，但高强度技术攻关通常伴随隐性加班，WLB一般。
工作模式未明确
办公地点科技园/产业园
加班情况JD含高强度暗示词
使命价值
75中等
致力于推动下一代高性能计算和AI芯片的硬件基础，具有显著的行业价值和技术突破意义，但社会直接影响力较间接。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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