楷登电子
Design Engineer
Design Engineer
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Analog Design
Calibre Drc/Lvs
Finfet
Serdes
Virtuoso Xl
值不值得投
74综合评分
综合评分 74
顶尖EDA平台、前沿芯片设计技术、专业成长快、工作稳定性高
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
2.4万
比半导体封装测试中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 120 个在招
市场机会
选择不多
上海 · 半导体封装测试 · 1 个在招
职位详情
关于这个职位
负责先进工艺节点的模拟/定制版图设计，包括高层级Floorplan、高速混合信号（如SerDes）布局布线及噪声抑制
需与电路设计团队紧密配合，利用Virtuoso等工具完成DRC/LVS验证及EMIR分析，确保芯片设计的效率与质量
最低要求
BSEE degree with 2+ years of applicable experience in analog/custom layout of advanced technology nodes
Proficient with Layout edit/verify tools, like Virtuoso XL, Pegasus/Calibre DRC/LVS, etc.
Proficient with EMIR tools, like Voltus-FI
Hands-on experience conducting DRC/LVS/ERC analysis, EMIR analysis, and recommending appropriate solutions
Fundamental understanding of IC design technology and process/methodology
Essential that the individual demonstrates good teamwork and self-motivation
Good communication skills in English
工作职责
Responsible for custom layout floorplan, matching guides, resistor/capacitor placement, reduce coupling & noise, sensitive signals routing, mix-signals routing, etc.
Responsible for custom layout top level hierarchy floorplan for blocks/powers
Responsible for high-speed mixed-signal PHY such as SerDes, USB, DDR, etc
Responsible for cooperation with analog circuit design team to ensure high efficiency and quality for analog layout design.
优先资格
Work experience in PERC run is a plus
Work experience in FinFET layout is a plus
Work experience in ESD/Latch-up is a plus
Work experience in cooperation with digital P&R; team is a plus
AI 洞察
优缺点分析
优点
- 平台稳定，作为EDA巨头，接触最前沿的芯片设计工具和流程
- 技术壁垒高，职业护城河深，不易被替代
- 对细节要求极高，需要反复迭代验证以解决时序和噪声问题
- 适合喜欢钻研底层技术、细心严谨、对半导体物理和设计流程有浓厚兴趣的工程技术人员
缺点 / 挑战
- 先进工艺节点的学习曲线陡峭，初期压力较大
角色解读
- 可成长为高级版图工程师、架构师，或转向模拟电路设计、物理验证专家方向
- 在半导体行业积累深厚后，可向技术管理或IP核开发方向发展
- 负责芯片模拟电路的版图绘制（Layout），将电路图转化为物理几何图形
- 处理高速信号（如DDR/SerDes）的布线和噪声控制，确保物理设计符合工艺规则
- 精通Cadence Virtuoso等EDA工具，熟悉DRC/LVS/ERC等验证流程
- 具备模拟/混合信号版图设计经验，了解先进工艺节点（如FinFET）
申请策略
- 准备英文面试，因为JD明确要求良好的英语沟通能力，且内部文档和工具多为英文
- 突出展示使用Virtuoso、Calibre等具体工具的项目经验
- 量化成果，如“成功完成XX nm节点的高速SerDes版图”、“通过优化布局降低XX%噪声”
- 深入学习EMIR（电磁-热耦合）仿真知识
- 补充数字后端（P&R）基础知识，以便更好地与数字团队协作
面试指南
- 采用STAR法则：情境（项目背景）、任务（面临的噪声/时序问题）、行动（使用的工具、调整的策略、仿真的步骤）、结果（最终指标改善情况）
- 请描述你处理高速混合信号布线时的策略，如何减少串扰？
- 在使用Calibre进行DRC/LVS检查时，遇到过哪些常见错误？你是如何解决的？
- 请解释一下FinFET结构对版图设计带来的特殊挑战
- 你如何评估和优化版图中的寄生参数（Parasitics）？
- 复习模拟集成电路基础理论，特别是关于匹配、噪声和寄生效应的知识
- 熟悉Cadence工具链的最新特性
职位点评
薪资福利75
成长发展85
工作生活60
使命价值70
薪资福利
75中等
作为已上市的EDA行业龙头，提供具有市场竞争力的薪酬和完善的福利体系，稳定性高。
薪资信号市场水准 (1.8千–3.0万/月)
成长发展
85较高
身处半导体核心环节，接触先进工艺和顶级EDA工具，技术成长空间巨大，专业深度要求高。
技术前沿前沿/新兴技术
技术栈Virtuoso XL、Calibre、FinFET、SerDes、EMIR
业务类型profit_center
工作生活
60中等
大型外企通常提供较好的工作环境，但芯片设计行业节奏较快，项目交付期可能面临一定压力。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
服务于全球科技产业链的核心环节，推动芯片技术创新，具有明确的行业价值和技术使命感。
行业发展稳定成熟行业
社会影响正向社会影响力较高
使命信号make an impact on the world of technology、solve what others can’t
创新程度积极采用新技术
楷登电子 的其他在招职位
相似职位推荐
Watch Jobs