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Senior Technical Lead - Silicon Platform Validation, Python
Senior Technical Lead - Silicon Platform Validation, Python
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Advanced Packaging
Cowos
Fcbga
Hdi
Semiconductor
值不值得投
69综合评分
综合评分 69
前沿半导体封装技术岗，侧重个人技能成长，工作强度适中偏上
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
6.0万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
55 个在招
市场机会
选择不多
台北 · 半导体封装测试 · 1 个在招
职位详情
关于这个职位
该职位主要负责高性能计算、AI及ASIC产品的FCBGA封装基板布局设计
候选人需利用EDA工具完成从Die bump map到Ball map的完整布局周期，进行信号/电源完整性分析及可制造性审查，并与晶圆厂、OSAT及跨职能团队紧密协作，确保设计方案在成本、良率和可靠性上的最优平衡
最低要求
Bachelor's or Master's degree in: Electronics Engineering, Electrical Engineering, Semiconductor Engineering, Related field
+ years of experience in semiconductor package design and layout.
Strong understanding of: Flip-Chip BGA (FCBGA), Wirebond packages, High-density substrate technologies, Package assembly processes
Experience with: Cadence Allegro Package Designer Plus (APD/APD+), Cadence SiP Layout, Xpedition Package Designer (preferred), AutoCAD (optional)
Knowledge of: Signal Integrity (SI), Power Integrity (PI), Thermal considerations, EM/IR analysis fundamentals
Familiarity with substrate technologies: ABF substrates, Build-up layers, Coreless substrates, HDI structures
工作职责
Develop and maintain FCBGA package substrate layouts for high-performance computing, networking, AI, and ASIC products.
Create and optimize: Die bump maps, Ball maps, Escape routing strategies, Power and ground distribution networks, RDL and substrate stack-ups.
Perform package floorplanning and routing using industry-standard EDA tools.
Work closely with: Silicon design teams, Signal Integrity (SI) engineers, Power Integrity (PI) engineers, PCB design teams, Assembly and manufacturing partners.
Generate package documentation including: Substrate drawings, Manufacturing deliverables, Design rule specifications, Gerber/ODB++ outputs.
Conduct layout reviews and design signoffs.
Drive package optimization for: Routability, Cost, Yield, Reliability, Electrical performance.
Support package qualification activities and failure analysis investigations.
Interface with OSATs and substrate suppliers to resolve design and manufacturing issues.
Ensure compliance with package design rules and customer requirements.
优先资格
Experience with advanced packaging technologies: 2.5D Interposer, CoWoS, EMIB, HBM integration, Chiplet-based architectures
Understanding of: DDR, PCIe, UCIe, Ethernet interfaces, High-speed SerDes routing, JEDEC packaging standards
Ability to develop package stack-ups and routing strategies for large body FCBGA packages (>50mm).
Experience working directly with TSMC, Intel, Samsung, ASE, Amkor, SPIL, or other OSAT/substrate suppliers.
AI 洞察
优缺点分析
优点
- 接触最前沿的AI/HPC芯片封装技术（如CoWoS、Chiplet），技术壁垒高，行业需求旺盛
- 具备深厚半导体物理基础、熟练使用专业EDA工具且注重细节的技术专家型求职者
缺点 / 挑战
- 对物理设计和电气性能的综合优化要求极高，需频繁与多方供应商协调，工作压力较大
角色解读
- 可向高级封装架构师、技术项目经理或半导体设计部门负责人方向发展，深耕先进封装技术领域
- 负责高性能计算和AI芯片的FCBGA封装基板布局设计，使用EDA工具进行详细的布线规划
- 精通Cadence Allegro等封装设计工具，深入理解信号/电源完整性（SI/PI）及先进封装工艺
申请策略
- 准备展示过往复杂封装设计的案例，特别是解决制造难题或性能瓶颈的具体经历
- 突出FCBGA布局项目经验，强调在SI/PI优化、良率提升方面的具体成果，列出掌握的EDA工具和先进封装技术
- 加强对2.5D/3D先进封装（如CoWoS、EMIB）的理解，提升高速信号路由和热仿真能力
面试指南
- 采用STAR法则（情境、任务、行动、结果）回答，重点突出技术决策依据、跨部门协作过程及最终量化成果
- 请描述你处理过的最复杂的FCBGA布局项目及其挑战
- 如何在保证信号完整性的同时优化基板成本和层数？
- 你对Cadence APD+和Xpedition的使用有何比较和经验？
- 如何处理与OSAT供应商之间的设计规则冲突？
- 复习高速电路设计原理、ABF基板特性及最新JEDEC标准，准备相关项目图纸或数据供面试参考
职位点评
薪资福利70
成长发展85
工作生活50
使命价值65
薪资福利
70中等
作为跨国上市企业的资深技术岗位，薪资竞争力较强，但JD未明确具体福利细节。
薪资信号未披露（AI估算：4.5千–7.5万/月）
成长发展
85较高
涉及AI、HPC等前沿领域的先进封装技术，技术成长空间大，符合职业发展需求。
技术前沿前沿/新兴技术
技术栈FCBGA、CoWoS、Chiplet、SiP、HBM、UCIe
业务类型profit_center
工作生活
50较低
技术密集型岗位通常伴随一定的工作强度，JD未提及弹性工作或远程办公选项。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
65中等
服务于AI和高性能计算核心硬件，具有明确的商业价值和技术推动力，社会影响力间接体现。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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