博通
Staff Layout Engineer
Staff Layout Engineer
发布于 大约 14 小时前普通员工/个人贡献者
China-Shanghai-Zhangjiang Hi Tech
高级经验
全职员工
仅现场办公
学历未注明
芯片设计
Drc
Erc
Ic Layout
Lvs
先进工艺
标准单元
物理验证
存储器版图
AI 估算 · 60k–90k
要求8年以上资深经验，技术门槛高，半导体大厂平台，新加坡薪资水平高，竞争力强。
职位详情
关于这个职位
该职位是博通公司中央工程部门Library Group的资深版图工程师，常驻新加坡
你将负责存储器、I/O和标准单元等电路的版图设计与物理验证，需使用Cadence Virtuoso和Calibre等工具，并参与先进工艺节点的项目
要求8年以上版图经验，并愿意立即前往新加坡工作
最低要求
IC Layout:
至少8年丰富的版图设计经验
熟练掌握Cadence版图设计、Cadence原理图输入，以及使用CALIBRE和Hercules验证工具
深入了解深亚微米工艺（如16nm、7nm、5nm、2nm、A14及以下）的版图设计
具有数字（标准单元、存储单元、I/O）版图设计经验
Skill Set (Mem):
在存储单元版图设计和物理验证方面有丰富经验，包括CMOS工艺中的LVS、DRC、ERC、Antenna和电迁移（Electro Migration）检查
熟练使用Cadence版图工具VIRTUOSO (XL、VXL或EXL)以及CALIBRE验证工具
在版图规划（Floor-planning）、层次化版图和芯片集成方面有良好经验
能够带领或培训初级工程师团队
对存储单元版图拓扑有深入了解
有能力主导新技术评审，编制版图方法论、版图流程和指导文档
独立自主，既能独立工作也能团队合作
在项目管理方面具备良好的领导能力
Re-location:
必须能立即迁往新加坡工作
工作职责
负责理解并应用所有必要的版图设计规范（标准单元、I/O存储器）、新工艺规则以及其他技术要求，以确保版图质量
安排时间线并制定版图布局规划（floor-planning）
在计划的时间表内完成高质量的版图设计和验证（资深工程师需具备无需监督独立完成的能力）
快速掌握新方法论，接受新想法，并与Library团队其他成员良好沟通
优先资格
具有模拟版图设计经验者优先
具有存储器编译器（Memory Compiler）经验者优先
了解脚本编程和SKILL编程者优先
AI 洞察
优缺点分析
优点
- 在博通这样的国际半导体巨头工作，平台资源丰富，技术积淀深厚
- 新加坡工作环境国际化，薪资竞争力强，职业发展空间大
- 项目需要指导团队，能锻炼管理能力
- 必须立即迁往新加坡，生活变动较大，需适应新环境
- 工艺技术更新快，需要持续学习和跟进
- 适合有8年以上版图设计经验，愿意接受国际工作机会，并希望在先进工艺领域深耕的资深工程师
缺点 / 挑战
- 接触最前沿的工艺节点（2nm、A14），技术挑战性强，含金量高
- 工作强度可能较高，需独立完成高质量版图设计，并快速掌握新方法论
角色解读
- 资深版图工程师可向版图设计专家或技术主管方向发展
- 可深入先进工艺节点（如2nm、A14）项目，成为公司技术骨干
- 有机会领导团队，参与全球性技术协作，拓展国际职业视野
- 负责存储器、I/O和标准单元等电路的版图设计与物理验证，使用Cadence Virtuoso、Calibre等工具
- 参与版图布局规划（floor-planning）和层次化设计，确保芯片性能和工艺可制造性
- 需要跟进最新工艺节点（如7nm、5nm、2nm等）的版图规则，并编制相关文档和流程
- 精通Cadence版图工具和Calibre验证工具，熟悉DRC、LVS、ERC等物理验证流程
- 深入了解深亚微米工艺（16nm及以下）的版图设计规则和存储器版图拓扑
- 具备数字和模拟版图经验，同时拥有团队管理和项目领导能力
申请策略
- 注意JD要求立即可relocate到新加坡，请确保自己满足时间要求
- 在简历中明确写明可到岗时间，并主动说明愿意长期在新加坡发展
- 突出8年以上版图设计经验，特别是存储器版图设计的成功案例
- 强调熟练掌握Cadence Virtuoso、Calibre等工具，并详细列出使用过的工艺节点
- 展示在深亚微米工艺（如16nm、7nm、5nm）的项目经历和物理验证成果
- 如有一线团队管理或培训经验，一定要重点描述
- 如果熟悉SKILL或脚本编程，可增强简历竞争力
- 了解最新的先进工艺（如2nm）的版图设计规则，会在技术面试中加分
面试指南
- 使用STAR法则（情境、任务、行动、结果）回答行为类问题
- 强调解决问题的具体步骤和使用的工具，展现对细节的掌控力
- 对于方法论问题，可体现对PDCA循环或迭代优化的理解
- 请描述一次你使用Calibre进行DRC或LVS调试的复杂案例
- 你是如何进行芯片版图布局规划（floor-planning）的？有哪些关键考量？
- 在存储单元版图设计中，你是如何处理功耗和信号完整性问题的？
- 你是否有带领团队的经验？如何分配任务并确保版图质量？
- 面对全新工艺节点（如2nm），你会如何制定版图设计流程？
职位点评
66
综合评分
资深版图设计岗，技术前沿，需赴新加坡，薪资未明，WLB未知。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术成长、愿意接受国际工作机会的资深版图工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利60
成长发展85
工作生活50
使命价值65
薪资福利
60中等
职位未披露薪资和福利，但作为资深岗位和知名大厂，预期薪酬具有一定竞争力，不过信息不明。
薪资信号未披露（AI估算：60K-90K/月）
成长发展
85较高
职位涉及最先进的工艺节点，技术深度强，并有机会参与团队管理和技术流程制定，发展空间大。
技术前沿前沿/新兴技术
技术栈Cadence、Calibre、Hercules、LVS、DRC、ERC、Virtuoso、CMOS、SKILL
业务类型ambiguous
工作生活
50较低
职位需要立即迁往新加坡，工作地点固定且未提及弹性工作或远程，WLB信息不足，生活方式变动较大。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
65中等
半导体行业成熟稳定，但职位参与先进工艺研发，具有一定的技术使命感，社会直接影响一般。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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