威睿
IC Design Engineer (DFT)
IC Design Engineer (DFT)
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
5Nm/3Nm
Asic
Ate
Dft
Mbist
Scan Chain
Semiconductor
Sta
值不值得投
79综合评分
综合评分 79
顶尖大厂、前沿制程技术、高薪酬、高技术门槛、工作强度中等偏上
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
4.8万
与半导体封装测试中位数基本持平
发布情况
新岗位 · 今天发布
市场机会
选择适中
上海 · 半导体封装测试 · 13 个在招
职位详情
关于这个职位
负责5nm/3nm先进制程ASIC芯片的DFT（可测试性设计）架构定义与实施，涵盖Scan、MBIST等核心方案
需完成DFT逻辑验证、静态时序分析(STA)及ATE调试，确保芯片从RTL到物理设计的测试覆盖率与良率，支持内部及外部客户的技术需求
最低要求
学士或硕士学位，具备5年以上相关领域工作经验
深入理解通用DFT方法论，包括BIST、SCAN、JTAG和ATPG
熟悉Mentor/Synopsys DFT流程及工具的基本操作
具备开发综合/静态时序分析(STA)约束的经验
拥有多模式、多角点STA经验，并理解Sign-Off检查标准
工作职责
参与芯片级DFT架构的定义
实施基础DFT方案，包括Scan、Boundary Scan、MBIST、Logic BIST和SSN
使用仿真验证所有DFT逻辑和测试向量
进行测试模式的静态时序分析(STA)
参与ATE（自动测试设备）的上机调试，并在ATE上调试DFT向量
优先资格
优先拥有微电子学或相关学科的硕士学位
有参与最新5nm/3nm节点设计项目的经验者优先
AI 洞察
优缺点分析
优点
- 处于半导体行业核心环节，接触5nm/3nm最前沿工艺
- Broadcom平台稳定，技术积累深厚，职业背书强
- 先进制程DFT复杂度极高，对理论深度和工具熟练度要求严苛
- 项目周期紧，需应对严格的Sign-Off指标
- 具备扎实数字IC后端基础，对测试原理有深刻理解，追求技术深度的资深工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 可向高级IC设计专家、DFT架构师方向发展，或转向更前沿的Chiplet/先进封装测试领域
- 定义芯片的可测试性架构，确保芯片在生产后可被有效测试
- 实施具体的DFT结构如Scan链和内存BIST
- 精通DFT方法论（BIST/Scan/JTAG/ATPG），熟练使用Synopsys/Mentor EDA工具，掌握多模式STA及约束编写
申请策略
- 强调解决复杂DFT问题的案例，展示与前端/后端团队的协作能力
- 突出5nm/3nm项目经验，详细列出掌握的DFT具体模块（如MBIST类型）及EDA工具版本
- 深化对先进制程下DFT挑战（如功耗、面积开销）的理解，复习STA Sign-off关键指标
面试指南
- STAR法则：情境-任务-行动-结果
- 重点展示技术细节的深度理解和实际解决问题的逻辑
- 请解释一下MBIST和Logic BIST的区别及应用场景
- 在多模式STA中，如何处理跨时钟域的问题？
- 遇到ATE测试失败，你的Debug思路是什么？
- 如何平衡DFT插入对芯片面积和性能的影响？
- 复习DFT经典教材（如Wen-Chin Wang），梳理Synopsys DFT Flow关键步骤，准备一个完整的DFT项目案例
职位点评
薪资福利85
成长发展90
工作生活60
使命价值70
薪资福利
85较高
Broadcom作为上市巨头，薪资福利体系完善，上海张江地区薪资水平具有竞争力，满足高补偿性动机。
薪资信号偏高 (3.5千–6.0万/月)
成长发展
90较高
涉及5nm/3nm最先进制程，技术前沿性强，能提供极高的技术成长空间和行业视野。
技术前沿前沿/新兴技术
技术栈5nm、3nm、ASIC、DFT、STA、MBIST
业务类型profit_center
工作生活
60中等
传统半导体大厂工作节奏较快，虽位于张江产业园环境较好，但通常需现场办公且项目压力大，WLB一般。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
参与全球领先芯片研发，技术成果具有广泛社会影响力，但主要体现为商业和技术价值。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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