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Sr. Layout Design Engineer(J11952)
Sr. Layout Design Engineer(J11952)
发布于 4 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Drc/Lvs
Ic设计
Tape-Out
微电子
版图设计
芯片验证
值不值得投
66综合评分
综合评分 66
上市半导体大厂资深岗位，薪资竞争力强，技术栈主流，工作强度中等偏上
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
4.0万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 230 个在招 · 其中半导体封装测试 5 个
市场机会
选择适中
上海 · 半导体封装测试 · 17 个在招
职位详情
关于这个职位
负责芯片IP模块的版图设计全流程，包括与原理图设计师协作完成平面规划、修复DRC/LVS错误报告，以及进行顶层布线、验证直至芯片流片（Tape-out）
需具备5年以上IC或微电子专业背景，确保设计符合工艺规范并按时交付项目进度
最低要求
保持对每个IP模块项目进度的跟踪
与原理图设计师共同完成平面规划（Floorplan），并修复perc报告中的所有错误
负责顶层布线（Top routing）和验证，签署芯片并执行流片（Sign off the chip and tapeout）
本科学历
IC或微电子相关专业
年以上工作经验
工作职责
Keep track of the project progress for each IP block
Complete the floorplan together with the schematic designer and fix all the errors in the perc report
top routing and verification, sign off the chip and tapeout
AI 洞察
优缺点分析
优点
- 身处半导体核心领域，技术壁垒高
- 上市公司平台稳定，行业前景广阔
- 需要持续跟进工艺节点更新
- 追求技术深耕、注重稳定性且能接受高强度细节工作的IC专业人士
缺点 / 挑战
- 工作细致度要求极高，流片前压力较大
角色解读
- 可向高级版图工程师、技术专家或项目管理方向发展，深入掌握先进制程工艺
- 负责芯片物理设计的版图实现，从平面规划到最终流片
- 精通IC版图工具，熟悉DRC/LVS规则，具备独立处理IP模块的能力
申请策略
- 强调对时序收敛和信号完整性的理解，展示跨部门协作能力
- 突出参与的芯片流片项目数量、使用的工艺节点（如28nm/14nm等）及解决复杂DRC问题的案例
- 熟练掌握主流EDA工具（如Calibre, Virtuoso），了解最新PDK特性
面试指南
- 使用STAR法则（情境、任务、行动、结果）描述具体项目案例，重点突出问题解决思路和技术细节
- 请描述你最近一次主导的IP版图设计流程及遇到的最大挑战
- 如何处理复杂的DRC/LVS报错？
- 在多层金属布线中如何优化信号完整性？
- 你对当前先进制程下的版图设计难点有何看法？
- 复习基础模拟/数字电路知识，准备1-2个详细的流片成功项目复盘，了解豪威的产品线方向
职位点评
薪资福利75
成长发展70
工作生活50
使命价值60
薪资福利
75中等
作为已上市的半导体大厂，提供具有市场竞争力的薪资和完善的福利体系，满足补偿性动机。
薪资信号市场水准 (3.0千–5.0万/月)
成长发展
70中等
涉及芯片流片全流程，技术成长空间大，但JD未明确提及培训或晋升机制。
技术前沿主流现代技术
技术栈IC、Microelectronics、floorplan、perc report、top routing、tapeout
业务类型profit_center
工作生活
50较低
半导体行业通常工作强度较大，尤其是流片阶段，JD未提及弹性工作制，推测为常规现场办公。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
60中等
半导体是战略性行业，具有一定的社会价值，但JD未体现具体的使命导向。
行业发展稳定成熟行业
社会影响中性/一般
创新程度稳健跟随主流
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