联发科

DFT Engineer - Advanced Process Platform(Scan / MBIST / BSD / Silicon Diagnosis)

发布于 1 天前

普通员工/个人贡献者

AI 估算 · 25k–45k · AI 参考估算

HsinChu, Taiwan

高级经验

学历未注明

全职员工仅现场办公芯片设计

芯片设计

Atpg

Bsd

Dft

Eda工具

Mbist

Tcl

芯片测试

值不值得投

74综合评分

综合评分 74

前沿工艺平台DFT工程师，技术含量高，薪资有竞争力，WLB未知。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

薪资怎么样

35K

与芯片设计中位数基本持平

发布情况

新岗位 · 昨天发布

公司情况

这家公司招聘很活跃

83 个在招 · 其中芯片设计 22 个

市场机会

选择面较广

芯片设计 · 约 580 个在招

职位详情

关于这个职位

作为联发科先进工艺平台的DFT工程师，你将参与N4/N3/N2等前沿制程芯片的测试架构设计与实现，负责Scan、MBIST和BSD策略的定义与插入，并主导从ATPG模式开发、仿真验证到后硅调试的全流程，直接影响云ASIC的可靠性与良率

最低要求

[技术] 具备扎实的DFT架构知识：包括Scan链（full/compressor）、MBIST（March算法、内存修复）、边界扫描（IEEE 1149.x / 1687 IJTAG）

熟练使用Synopsys DFT Compiler / TetraMAX ATPG和/或Siemens (Tessent) Scan / MemoryBIST / Diagnosis工具

熟悉先进故障模型（cell-aware、transition delay、path-delay）者优先

具备后硅测试流程经验：包括CP / FT / HTOL / HVS验证、scan/MBIST调试、fail-log和诊断数据分析，用于良率和RMA分析

能够使用Tcl / Python / Perl进行DFT流程自动化脚本编写

掌握Verilog/SystemVerilog进行DFT RTL集成

熟悉HDL仿真工具（VCS/Xcelium）者优先

[其他] 1. 主动积极，具有自驱力——能够全权负责并推动问题解决，即使跨团队协作

对前沿工艺技术和云ASIC趋势充满热情——真正好奇N4/N3/N2工艺变化如何影响可测试性

面向挑战的心态——在快节奏、模糊环境中表现出色

持续学习者，能够跟进不断发展的EDA能力和行业最佳实践

有效的沟通者——能够使用英语和中文与设计、工艺、ATE和良率工程团队协作

工作职责

DFT架构与插入：为先进节点SoC和chiplet/3D-IC设计定义并实施Scan（full-scan、compressor）、MBIST和BSD/JTAG策略

使用Synopsys/Siemens (Tessent) EDA工具负责端到端插入流程

ATPG与高级故障模型：为stuck-at、transition delay、cell-aware和path-delay故障模型开发和优化模式

推动故障覆盖率闭合和DRC-clean模式交付

仿真与验证：通过门级仿真（VCS/Xcelium）验证DFT逻辑正确性

在tapeout前解决DFT规则违规和覆盖率差距

后硅验证与测试：主导CP / FT / HTOL / HVS相关DFT活动——测试模式验证、scan链连续性、MBIST执行和修复验证

批量诊断与良率提升：应用scan/ #LI-ML2

AI 洞察

优缺点分析

优点

直接参与N4/N3/N2等前沿工艺芯片开发，技术含量高且行业前景广阔
在联发科这样的跨国巨头企业工作，能接触到大规模芯片设计和全球协作环境
工作直接影响芯片可靠性和良率，成就感强且技能积累快
技术复杂度高，需要持续跟踪先进工艺变化和EDA工具更新
后硅调试阶段可能面临紧急问题解决，需要较强的抗压能力
适合对芯片测试有深厚兴趣、具备扎实DFT知识和动手能力，且乐于在快节奏、技术前沿环境中成长的工程师

缺点 / 挑战

跨团队协作频繁，沟通和项目管理压力较大

角色解读

可晋升为高级DFT工程师或技术专家，专注于更复杂的芯片测试方案
向测试架构师或工艺集成工程师方向发展，参与芯片设计与制造的前端协作
在先进制程领域积累经验后，有机会参与公司核心芯片平台的规划与创新
定义并实施Scan、MBIST和BSD等DFT测试架构策略，确保先进制程芯片的可测试性
开发和优化ATPG模式，解决复杂故障模型下的覆盖率问题
通过门级仿真和后硅调试，验证DFT逻辑正确性并推动良率提升
深厚的DFT架构知识，包括Scan链、MBIST和边界扫描标准
熟练掌握Synopsys/Siemens EDA工具链，用于DFT设计和ATPG生成
具备后硅测试和诊断经验，能够分析fail-log并优化测试流程

申请策略

研究联发科在先进制程（如N3/N2）的芯片产品和测试挑战，面试时可展示针对性见解
准备好英文技术交流，因为团队协作涉及国际标准和多方沟通
突出DFT架构设计和ATPG模式开发的项目经验，量化故障覆盖率提升成果
详细列出Synopsys/Siemens EDA工具的使用熟练度，以及Tcl/Python脚本自动化案例
强调后硅验证和测试调试经验，包括CP/FT等流程的实战案例
展示跨团队协作和问题解决能力，如通过沟通推动多方达成技术方案
深入学习先进故障模型（如cell-aware、path-delay）的理论与应用
提升Tcl/Python脚本能力，专注于DFT流程自动化和数据分析优化

面试指南

使用STAR法则（情境、任务、行动、结果）结构化回答，突出技术细节和量化成果
结合实际项目经验，说明工具使用、问题解决过程和团队协作方式
展示对前沿技术的了解，例如引用最新论文或行业案例来支持观点
请描述你过去在DFT架构设计中的经验，特别是Scan链或MBIST的实现案例
如何解决DFT覆盖率不足或DRC违规问题？请分享具体案例
对MBIST的March算法和内存修复有什么理解？
在后硅调试中，遇到scan链中断或MBIST执行失败时，你通常如何排查？
你如何确保DFT设计与先进工艺节点（如N3）的兼容性？

职位点评

薪资福利75

成长发展85

工作生活60

使命价值70

薪资福利

75中等

作为跨国巨头企业的正式岗位，薪资和福利体系可能具有市场竞争力，但JD未明确披露具体信息。

薪资信号面议 (25K-45K/月)

成长发展

85较高

该职位涉及前沿工艺技术（N4/N3/N2）和先进EDA工具，为技能成长和职业发展提供了高价值平台。

技术前沿前沿/新兴技术

技术栈DFT、Scan、MBIST、ATPG、Tcl、Python、Verilog、EDA工具

业务类型ambiguous

工作生活

60中等

JD未明确工作模式或WLB政策，办公地点可能在科技园，但工作强度和时间安排未知。

工作模式未明确

办公地点科技园/产业园

加班情况未提及（无法判断）

使命价值

70中等

芯片设计行业处于高速增长赛道，工作直接提升芯片可靠性和良率，具有技术价值但社会影响力相对中性。

行业发展高速增长赛道

社会影响中性/一般

创新程度积极采用新技术

这份工作值不值得投