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Design Verification Technical Manager (High-Speed IO: PCIe & USB)
Design Verification Technical Manager (High-Speed IO: PCIe & USB)
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程
硬件工程
Eda工具
Pcie
Systemverilog
Usb
Uvm
功能覆盖率
大模型应用
芯片验证
值不值得投
74综合评分
综合评分 74
技术前沿、发展性强、聚焦AI赋能验证，WLB待确认的典型芯片研发岗。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
3.3万
比硬件工程中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 480 个在招 · 其中硬件工程 24 个
市场机会
选择面较广
新竹 · 硬件工程 · 78 个在招
职位详情
关于这个职位
负责下一代高性能SoC的高速串行协议（PCIe与USB）IP级及子系统级验证
主导UVM测试平台架构设计、协议动态验证及覆盖率闭环，同时引入AI/大模型技术优化验证流程，提升测试编写与日志分析效率
最低要求
教育背景：电气工程或计算机工程硕士或博士学位
行业经验：7年以上ASIC/SoC设计验证经验，具备量产流片环境经历
语言与方法学：精通SystemVerilog和UVM
扎实的面向对象编程与设计模式基础
熟练掌握约束随机方法学
深入理解复杂SVA和功能覆盖率组的编写与调试
协议专长：具备PCIe(Gen 3+)或USB(USB 3.x/USB4)的IP或子系统级验证实战经验
透彻理解物理层、数据链路层和事务层协议架构
脚本与自动化：熟练使用Python和/或Perl进行构建自动化、回归管理和测试平台工具链开发
EDA工具：广泛使用一线仿真与调试平台（Synopsys VCS/Verdi、Cadence Xcelium/SimVision或Siemens Questa）
AI工具集成：有实际使用LLM/AI助手辅助DV工作的经验（如断言生成、日志排查等）
工作职责
测试平台架构与测试规划
a. 制定、编写并审查详细的验证计划(vPlans)，涵盖从架构/微架构规范到流片签核的全流程
b. 从零开始架构、构建和维护模块化、可扩展且可复用的基于UVM的测试平台，包括自定义驱动、监视器、记分板、预测器和参考模型
c. 推动约束随机测试生成、SystemVerilog断言(SVA)和功能覆盖率指标，以实现100%覆盖率签核
高速子系统与协议验证
a. 主导PCIe (Gen 4/5/6)和USB (USB 3.2/USB4/Type-C)控制器及PHY接口(PIPE/UTMI)的IP级和子系统级验证
b. 验证复杂的协议动态，包括：
i. LTSSM状态转换与恢复循环
ii. 低功耗状态(ASPM L0s, L1, L1.1/L1.2, USB U1/U2/U3)及电源管理握手
iii. 均衡、信用流控制、拆分事务、数据包排序及错误注入/恢复流程
iv. 集成并调试来自领先供应商的行业标准验证IP(VIPs)
自动化、工具与基础设施
a. 构建用于回归健康监控、自动故障提取、种子遍历和覆盖率报告合并的脚本
b. 与设计、仿真、固件和硅后验证团队紧密合作，调试复杂的系统级故障
AI与大模型增强验证工作流
a. 积极部署并优化LLM辅助技术以加速DV生命周期
b. 利用AI工具根据设计规范生成样板UVM组件、边界条件测试向量和SVA属性
c. 实施基于LLM的自动分类代理，处理仿真日志文件，定位根本原因故障签名并总结崩溃状态
d. 优化提示工程和程序化接口(API, CLI脚本)，构建可复现的团队级验证Copilot
AI 洞察
优缺点分析
优点
- 聚焦前沿高速接口协议与AI辅助验证，技术栈极具竞争力
- 依托联发科平台资源，接触顶级芯片项目与一流EDA生态
- 技术导向型文化，重视创新与流程现代化
- 年以上经验门槛高，需同时兼顾底层协议细节与上层架构设计
- AI工具落地需克服传统验证习惯阻力，对新技术适应力要求极高
- 适合追求技术深度、渴望将AI融入传统硬件验证流程，且能承受高强度技术攻坚的资深IC验证工程师
缺点 / 挑战
- 高速接口验证复杂度高，回归测试与覆盖率达标压力大
角色解读
- 可向首席验证专家或技术总监方向发展
- 积累跨部门协同与AI赋能经验后，可转型为验证架构师或技术管理岗
- 在先进制程与高速接口领域深耕，成为行业稀缺的技术领军人物
- 负责高端SoC中PCIe/USB高速接口的验证架构设计与执行
- 主导UVM测试平台搭建与覆盖率闭环
- 引入AI/大模型技术优化验证流程与故障排查效率
- 精通SystemVerilog/UVM及约束随机方法学
- 深入掌握PCIe/USB协议栈与PHY接口验证
- 熟练运用Python/Perl进行自动化脚本开发
- 具备一线EDA工具使用经验及AI辅助验证实战能力
申请策略
- 提前了解联发科在AIoT与通信芯片领域的业务布局
- 准备1-2个完整的项目案例，重点阐述如何攻克复杂协议状态机或功耗管理验证难题
- 突出PCIe/USB协议验证项目成果，量化覆盖率提升与流片成功率
- 详细列出UVM测试平台架构设计及可复用模块贡献
- 强调Python/Perl自动化脚本对回归效率的提升数据
- 补充LLM在代码生成与日志分析中的Prompt Engineering技巧
- 深入学习PCIe Gen5/6或USB4最新协议规范
- 强化SystemVerilog高级特性与形式验证(FV)交叉知识
面试指南
- 采用STAR法则结构化回答，重点突出“问题背景-技术方案-实施细节-量化结果”
- 针对AI工具类问题，强调“痛点识别-工具选型-流程改造-效能对比”的闭环思维
- 技术细节题需展现对协议状态机、时序约束及覆盖率模型的深刻理解
- 请分享一个你主导的最复杂的PCIe/USB验证项目，你是如何设计测试平台并实现覆盖率闭环的？
- 面对AI/LLM辅助验证，你具体是如何将其集成到现有UVM流程中的？遇到了哪些挑战？
- 当仿真日志出现海量报错时，你如何利用自动化脚本或AI工具快速定位根因？
- 请描述一次你通过约束随机或SVA发现深层Bug的经历
- 复习PCIe/USB协议核心状态机与错误恢复机制
职位点评
薪资福利75
成长发展85
工作生活60
使命价值70
薪资福利
75中等
JD未披露具体薪资与福利明细，仅体现为资深技术岗位的市场常规待遇，整体补偿性动机满足度中等偏上。
薪资信号未披露（AI估算：2.5千–4.0万/月）
成长发展
85较高
JD明确要求主导AI/大模型工作流集成与验证架构设计，技术栈处于行业前沿，为资深工程师提供显著的技术深化与流程革新空间。
技术前沿前沿/新兴技术
技术栈SystemVerilog、UVM、PCIe、USB、LLM、Python
业务类型profit_center
工作生活
60中等
JD未提及弹性工时、远程办公或加班政策，芯片研发岗位通常需配合流片节点集中作业，生活化动机满足度受限于行业常规节奏。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
JD强调参与下一代高性能SoC核心接口验证，直接支撑关键产品线流片，具有明确的技术攻坚价值与产品商业化意义。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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