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长鑫存储
PDK开发工程师-PDK Development Engineer(J16550)

PDK开发工程师-PDK Development Engineer(J16550)

发布于 大约 14 小时前

普通员工/个人贡献者

上海市 / 合肥市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Cmos
Dram
Drc
Eda
Lvs
Mentor
Pdk
Spice
器件可靠性

AI 估算 · 35k–50k

资深半导体PDK工程师,7年以上经验,上海/合肥市场稀缺,技能壁垒高,薪资位于行业高端水平。

职位详情

关于这个职位

作为长鑫存储的PDK开发工程师,你将负责开发和维护先进DRAM工艺的PDK组件,包括器件模型、参数化单元和设计规则

你需要验证PDK与主流EDA工具(Cadence/Synopsys/Mentor)的兼容性,并与工艺和设计团队紧密合作,优化器件电学特性,推动PDK的标准化和自动化
该职位对半导体工艺和器件可靠性有较高要求,适合具备深厚技术背景的资深工程师

最低要求

教育背景与专业知识:微电子、电子工程、材料科学等相关专业,硕士学历

专业技能与资格:具备器件可靠性测试及分析能力,能评估器件特性对产品的影响
行业与专业经验:7年以上半导体行业经验,具有器件背景、器件可靠性背景或PIE背景
了解CMOS工艺及器件特性
了解DRAM内部电路设计,如SA、SWD等
项目/任务成果:参与过至少一款新工艺平台PDK的开发或器件相关项目,并推动落地
其他要求:具有出色的跨团队沟通能力,能高效协调内外部资源
英语流利,中文为工作语言

工作职责

PDK组件开发:根据工艺技术节点需求,开发PDK组件,包含器件模型、参数化单元及设计规则等核心模块

兼容性验证:验证PDK与EDA工具(Cadence/Synopsys/Mentor等)的兼容性,确保DRC/LVS等设计规则检查的准确性
模型校准与优化:协同工艺团队校准SPICE模型,优化器件电学特性,保障模型与工艺的一致性
流程标准化与自动化:与Foundry、设计团队及EDA供应商紧密合作,推动PDK的标准化与自动化流程开发
PDK开发与落地:主导内部设计团队与CMOS的技术协作,基于器件模型、器件可靠性、产品可靠性、产品功耗及产品速度等要素,协助设计完成产品及IP设计与落地,并推动新平台PDK的开发与落地
电路分析与匹配支持:深入分析DRAM S/A电路及sensing计算,协助CMOS设计团队实现与array的匹配
技术会议组织与追踪:组织并参与每周CMOS团队例行会议,跟踪CMOS技术问题及解决进展
内部设计进度管理:组织并参与每周内部设计团队例行会议,跟踪设计技术问题并推动闭环

AI 洞察

优缺点分析

优点

  • 技术壁垒高,PDK开发是芯片制造与设计的关键环节,专业积累价值大
  • 长鑫存储作为国内DRAM龙头,平台大、项目前沿,能参与先进工艺节点开发
  • 薪资竞争力强,半导体行业景气度高,职业发展空间广阔
  • 适合在半导体器件或工艺整合领域有7年以上经验、技术扎实且善于跨团队协作的资深工程师

缺点 / 挑战

  • 需要长时间跨团队协作,沟通协调压力较大,尤其与Foundry和设计团队
  • 半导体行业迭代快,需持续跟进新工艺、新工具,学习压力不小
  • 作为资深岗位,可能承担多项目并行压力,工作节奏紧张

角色解读

  • 技术专家方向:深耕PDK与器件模型,成为工艺与设计之间的桥梁专家
  • 项目管理方向:积累多平台PDK开发经验,晋升为PDK团队负责人或技术项目经理
  • 横向拓展:转向模拟/数字IC设计或工艺整合(PIE),拓宽半导体全流程视野
  • 开发PDK组件,包括器件模型、参数化单元(PCell)和设计规则文件,确保与工艺节点匹配
  • 验证PDK与EDA工具(Cadence、Synopsys等)的兼容性,保证DRC/LVS检查准确无误
  • 协同工艺团队校准SPICE模型,优化器件电学特性,保障模型与工艺一致性
  • 主导与内外部设计团队及Foundry的协作,推动新平台PDK的标准化与自动化流程落地
  • 扎实的半导体物理与器件知识,熟悉CMOS工艺及器件可靠性
  • 精通PDK开发流程,熟练使用Cadence/Synopsys/Mentor等EDA工具及SKILL、TCL脚本
  • SPICE模型校准与电路仿真能力,了解DRAM内部电路(如SA、SWD)
  • 出色的跨团队沟通与项目管理能力,能协调Foundry、设计团队和EDA供应商

申请策略

  • 在面试中展示你对PDK开发全流程的理解,从模型到验证再到落地
  • 了解长鑫存储的DRAM技术路线(如1X/1Y nm节点),展现对公司的认同
  • 突出PDK开发或器件项目经历,写明参与的具体工艺节点和PDK组件成果
  • 强调SPICE模型校准、器件可靠性测试及与Foundry/设计团队协作的案例
  • 列出熟悉的EDA工具和脚本语言(如Cadence SKILL、TCL、Python)
  • 如有DRAM相关经验(SA电路、sensing计算),务必着重描述
  • 若对DRAM内部电路不熟,建议提前学习SA(感测放大器)和sensing架构
  • 补充CMOS先进工艺(如FinFET、GAA)对PDK的影响相关知识

面试指南

  • STAR法:用情境(Situation)、任务(Task)、行动(Action)、结果(Result)结构化描述项目经历
  • 问题解决导向:先说明问题背景,然后阐述分析方法、解决步骤和最终效果
  • 跨团队协作:强调沟通机制、对齐目标和推动落地的具体做法
  • 请详细描述你参与过的PDK开发项目,包括你负责的模块和遇到的挑战
  • 如何验证PDK与EDA工具的兼容性?DRC/LVS规则检查中常见问题有哪些?
  • SPICE模型校准的流程是什么?如何保证模型与工艺的一致性?
  • 你有DRAM电路设计经验吗?请解释SA电路的工作原理和sensing计算
  • 如何协调Foundry、设计团队和EDA供应商之间的技术分歧?

职位点评

70
综合评分

高薪、前沿技术、强调现场办公,发展性强但WLB一般。

从薪资福利、成长空间、工作节奏和岗位方向综合评估,方便横向比较。

更适合这类人
适合重视技术成长、薪资回报,对工作生活平衡要求不高的资深半导体工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活40
使命价值70

薪资福利

75中等

薪资属于行业偏上水平,13-14薪,但JD未明确列举福利,整体补偿性较好。

薪资信号未披露(AI估算:35K-50K/月)

成长发展

85较高

技术前沿,参与先进DRAM工艺PDK开发,接触核心EDA工具和器件模型,成长性强,但JD未提及晋升通道。

技术前沿前沿/新兴技术
技术栈PDK、EDA、Cadence、Synopsys、SPICE、CMOS、DRAM、DRC、LVS
业务类型ambiguous

工作生活

40较低

仅现场办公,地点在上海或合肥,JD未提及弹性或远程,半导体行业加班常见,生活方式评分较低。

工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及(无法判断)

使命价值

70中等

半导体行业是战略支柱,DRAM国产化有使命感,但PDK开发偏技术支撑,社会影响力中性偏正面。

行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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