兆易创新
数字后端工程师-2027届校招
数字后端工程师-2027届校招
发布于 大约 14 小时前普通员工/个人贡献者
合肥市 / 西安市
无经验要求
全职员工
仅现场办公
学历未注明
硬件工程
3D Dram
Emir
Pr
Pv
Sta
数字后端
时序分析
物理验证
综合
AI 估算 · 15k–25k
芯片设计校招岗位，一线城市与合肥西安差异较大，综合考虑公司规模和行业水平，月薪约1.5-2.5万。
职位详情
关于这个职位
这是一份面向2027届毕业生的数字后端工程师校招岗位，你将参与芯片数字后端全流程工作，包括综合、PR、STA等，并有机会接触3D DRAM先进工艺
适合微电子、集成电路等专业背景、对芯片后端设计感兴趣的同学
最低要求
微电子、集成电路、电子工程专业
扎实的数字电路、CMOS基础、半导体工艺、集成电路设计基础知识，了解数字芯片后端实现流程
具备良好的逻辑分析能力、学习能力、沟通协作能力
工作职责
参与芯片数字后端全流程工作，包括综合、PR、STA、PA、PV等
参与3D Dram相关芯片的后端工作，包括3D的实现、多die的时序、EMIR、PV的收敛和signoff
参与后端流程的搭建和优化，根据项目输出技术文档
学习并掌握先进工艺下数字后端设计方法
优先资格
有数字后端项目经验者优先
AI 洞察
优缺点分析
优点
- 兆易创新是知名芯片公司，能接触到3D DRAM等前沿技术，技术积累扎实
- 校招岗位提供系统培训，适合应届生建立后端设计全流程认知
- 多城市可选，可根据个人偏好选择工作地点
- 数字后端工作涉及大量EDA工具和复杂时序收敛，学习曲线较陡
- 需要扎实的电路基础，对非科班同学有一定门槛
- 适合微电子、集成电路等专业、对芯片后端设计有浓厚兴趣、愿意深入技术细节的2027届毕业生
缺点 / 挑战
- 芯片流片周期长，可能面临项目压力和质量要求
角色解读
- 从后端工程师起步，逐步掌握先进工艺和3D集成技术，成为资深后端专家
- 可向设计实现、芯片验证或EDA方法学方向发展
- 未来有机会参与全芯片架构规划，走向技术管理岗位
- 负责芯片数字后端的全流程实现，包括逻辑综合、布局布线、时序分析、物理验证等
- 参与3D DRAM芯片的后端设计，处理多die时序、电源完整性、物理验证收敛
- 协助搭建和优化后端设计流程，撰写技术文档，确保项目按时高质量交付
- 扎实的数字电路、半导体工艺和集成电路设计基础知识
- 了解数字后端设计流程，熟悉综合、STA、PR等概念
- 具备逻辑分析和问题解决能力，善于学习新技术
申请策略
- 关注兆易创新的技术方向和产品线，面试中展现对3D DRAM的兴趣
- 突出与数字后端相关的课程项目或实习经历，如参加过芯片设计大赛或流片项目
- 强调对EDA工具（如Design Compiler、ICC2、PrimeTime）的了解或使用经验
- 展示逻辑分析能力和团队协作经验，最好有具体案例
- 提前学习数字后端基本流程，掌握Linux和Tcl脚本语言
- 尝试完成一个小规模的RTL-to-GDS流程，或参加开源芯片项目
面试指南
- 先概述流程框架，再结合具体经验展开，突出对关键环节的理解
- 针对技术问题，先给出定义，然后举例说明应用场景
- 遇到不熟悉的概念，诚实说明，但展示学习意愿和逻辑推导能力
- 请简述数字后端设计的基本流程
- 什么是STA？你在项目中如何进行时序分析？
- 解释setup time和hold time，以及违反时的修复方法
- 你对3D IC或先进封装有什么了解？
- 复习数字电路、CMOS、时序分析等基础知识
职位点评
71
综合评分
校招芯片后端岗，前沿3D DRAM技术，成长空间大，但现场办公且WLB信号弱。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
适合追求技术成长、愿意投入芯片后端领域、对生活工作平衡要求不高的应届生。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展85
工作生活50
使命价值65
薪资福利
70中等
校招薪资有竞争力，但具体福利未明示，工作地点灵活但需现场办公。
薪资信号未披露（AI估算：15K-25K/月）
成长发展
85较高
前沿工艺和3D DRAM技术提供快速成长机会，流程搭建和文档撰写也锻炼技术深度。
技术前沿前沿/新兴技术
技术栈3D DRAM、先进工艺、STA、PR、PV
业务类型ambiguous
工作生活
50较低
仅现场办公，未提及弹性工作或WLB，工作强度可能较高。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
65中等
芯片行业高速发展，参与国产存储芯片设计有一定使命感，但岗位偏技术实现，社会影响力中性。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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