兆易创新
逻辑设计验证工程师-2027届校招
逻辑设计验证工程师-2027届校招
发布于 大约 13 小时前普通员工/个人贡献者
合肥市 / 西安市
无经验要求
全职员工
仅现场办公
硕士
硬件工程
Eda工具
Fpga
Verilog Hdl
功能验证
存储器芯片
数字电路
逻辑设计
AI 估算 · 12k–20k
芯片行业校招硕士薪资，一线城市与二线城市取平均，技能门槛较高，竞争力较强。
职位详情
关于这个职位
作为兆易创新Flash BU的逻辑设计验证工程师，你将参与存储器芯片的逻辑功能设计与验证工作，编写相关设计文档
该职位面向2027届硕士及以上学历的电子类应届生，要求掌握数字电路基础、Verilog HDL和System Verilog语言，适合有志于芯片验证领域发展的技术人才
最低要求
电子类相关专业毕业，硕士及以上学历
掌握数字电路基础知识，了解逻辑设计和验证方法及流程
掌握Verilog HDL，System Verilog语言
具备较强的动手能力和学习能力
正直诚信，有责任心和团队协作精神
工作职责
负责存储器相关芯片的逻辑功能设计和验证
负责编写相关设计验证文档
AI 洞察
优缺点分析
优点
- 存储芯片赛道前景广阔，兆易创新是国内龙头，技术积累深厚
- 工作涉及完整的验证流程，能快速积累数字芯片设计验证经验
- 多城市可选择，满足不同地域偏好
- 验证工作较为细致，需要耐心和严谨的逻辑思维
- 工作强度可能因项目节点增加，尤其在流片前
- 新技术迭代快，需要持续学习
- 适合电子/微电子专业硕士应届生，对芯片验证有热情，喜欢解决复杂逻辑问题，注重细节且具备团队协作能力
缺点 / 挑战
暂无明显挑战项
角色解读
- 从设计验证工程师起步，逐步成为芯片验证专家或设计专家
- 可向芯片设计、DFT、CAD等方向横向发展
- 积累经验后可晋升为团队负责人或技术主管
- 负责存储器芯片的逻辑功能设计，使用Verilog/SystemVerilog编写RTL代码
- 执行功能验证，搭建测试平台，编写测试用例，确保设计正确性
- 编写设计验证文档，记录测试计划和结果
- 扎实的数字电路基础知识，理解逻辑设计流程
- 熟练掌握Verilog HDL和System Verilog语言
- 熟悉验证方法学（如UVM）更佳，具备较强的动手和学习能力
申请策略
- 关注公司招聘官网，提前了解面试流程
- 准备一个完整的验证项目案例，从计划到收敛
- 突出数字电路相关项目经验，如FPGA设计、验证平台搭建等
- 强调编程能力，特别是Verilog/SystemVerilog的使用
- 展示团队项目中的协作和问题解决经历
- 提前学习UVM验证方法学，阅读相关书籍
- 练习编写测试平台和随机测试用例
- 了解存储器基本架构（如Flash, SRAM）工作原理
面试指南
- 对于技术问题，先陈述基本概念，再结合项目举例说明
- 用STAR法则（情境-任务-行动-结果）描述项目经历
- 验证相关问题：先定义验证目标，再设计测试用例，说明如何收集覆盖率
- 请解释Verilog中阻塞赋值和非阻塞赋值的区别
- 描述一次你使用SystemVerilog编写测试平台的经历
- 如何验证一个FIFO的正确性？
- 什么是覆盖率驱动的验证？
- 你了解哪些静态时序分析的基本概念？
职位点评
75
综合评分
芯片大厂校招验证岗，技术成长快，薪资有竞争力，但需要现场办公且WLB未明确。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
该职位最适合追求技术成长和职业发展的应届生，对芯片验证有浓厚兴趣，能接受现场办公的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活60
使命价值70
薪资福利
75中等
芯片行业校招薪资有竞争力，兆易创新提供五险一金等基础福利，但JD未明确具体薪酬和福利细节。
薪资信号未披露（AI估算：12K-20K/月）
成长发展
85较高
职位涉及前沿的芯片验证技术，能深入学习存储器设计验证流程，但JD未提及明确晋升通道。
技术前沿主流现代技术
技术栈Verilog HDL、System Verilog、逻辑设计、功能验证
业务类型ambiguous
工作生活
60中等
多城市可选，但要求现场办公，JD未提及弹性工作时间或WLB相关信息。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
存储芯片是半导体核心领域，兆易创新在国内具有重要地位，职位对社会有技术贡献，但JD未强使命感描述。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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