新思科技的EDA flow and Logic Synthesis Engineer薪资是多少？

该职位薪资范围为 2.5–4.0万/月。

EDA flow and Logic Synthesis Engineer的工作地点在哪里？

该职位工作地点位于武汉市。工作形式为仅现场办公。

新思科技的EDA flow and Logic Synthesis Engineer有什么任职要求？

该职位要求本科学历及高级经验工作经验。

新思科技

EDA flow and Logic Synthesis Engineer

立即应聘

EDA flow and Logic Synthesis Engineer

发布于 3 小时前

普通员工/个人贡献者

AI 估算 · 2.5–4.0万 · AI 参考估算

武汉市

高级经验

本科

全职员工仅现场办公芯片设计

芯片设计

Asic设计

Dft

Fusion Compiler

Spyglass

Tcl

功耗分析

流程自动化

逻辑综合

值不值得投

薪资怎么样

3.3万

比芯片设计中位数高

发布情况

新岗位 · 今天发布

公司情况

这家公司招聘很活跃

49 个在招 · 其中芯片设计 15 个

市场机会

选择适中

武汉 · 芯片设计 · 27 个在招

职位详情

关于这个职位

该岗位隶属于新思科技 HPC Controller IP 中端团队，负责综合、DFT、SpyGlass 静态检查、形式等价与功耗分析等中端流程的开发与维护，把 RTL 输出转化为可直接进入物理实现的干净输入

你将用 Tcl 构建自动化流程与看板，并借助 AI 工具加速日志排查与 QoR 分析，同时与设计、验证、DFT、物理实现等团队协作推动问题解决

最低要求

具备 ASIC 设计、验证与中端开发流程的实操知识，通常通过 5 年以上相关经验或同等项目经历获得

具有综合（synthesis）实操经验，能够分析并解决综合问题

扎实的 Tcl 脚本能力，以及务实、自动化优先的思维方式

熟悉以下至少两项：DFT 概念、静态检查（SpyGlass 或同类工具）、形式等价验证（如 Formality）、功耗分析——并愿意在其余方向继续成长

能够有效使用 AI 工具加速调试、汇总结果，并改进脚本与流程

较强的分析、问题解决、沟通与文档能力

电气/计算机工程学士或硕士学位，或同等经验

个人特质：

主动、好奇、适应力强

善于协作、恪守职业道德

流程导向、具备 AI 意识、注重质量

抗压、结果导向

工作职责

开发、运行并支持覆盖综合、DFT、静态检查（SpyGlass）、形式等价、功耗分析及相关质量门禁的中端流程

将 RTL 输出转换为干净、约束完整、可直接进入物理实现的输入

构建并维护基于 Tcl 的自动化、看板与项目基础设施，并应用 AI 加速工作（例如：分诊流程日志、汇总 QoR 趋势、起草与重构脚本）

端到端调试流程失败问题：分析报告、定位根因，并与设计、验证、DFT 及实现团队协作推动问题解决

完善文档、交接标准与可复用资产，保证各 IP 项目执行的一致性

优先资格

具备覆盖完整中端技能组合的经验：DFT、SpyGlass、Formality 与功耗分析

了解 IP 开发方法学、IP 打包，或可复用 IP 交付/发布配套材料

有 Synopsys 工具（如 Fusion Compiler 和 VC SpyGlass）的实操经验

AI 洞察

优缺点分析

优点

平台与技术积累扎实：在头部 EDA/IP 公司做中端流程，可系统接触综合、DFT、形式验证、功耗的完整工具链与方法学
职位明确鼓励用自动化与 AI 提效，工程杠杆高，成果可复用、可量化
协作面广，与 RTL、验证、DFT、PD 多团队配合，对整条设计链条的理解会快速加深
芯片与高性能计算 IP 领域需求稳定，技能在市场上通用性强
中端流程岗位常处于多项目并行、交付节点密集的状态，问题排查需要耐心与抗压能力
需要同时掌握多个工具域，从综合延伸到 DFT、静态检查、形式验证与功耗，学习曲线较陡
工作成果多为“使能”性质，成就感更多依赖自我驱动与对流程价值的认同
适合有 ASIC 设计基础、喜欢用脚本和自动化解决问题、乐于跨团队协作，并愿意在工具与方法学方向长期深耕的工程师

缺点 / 挑战

暂无明显挑战项

角色解读

可从中端流程工程师成长为方法学/流程负责人（Methodology Lead），主导团队级的流程标准与质量门禁
也可横向拓展到 DFT、物理实现或 IP 交付与发布管理，成为贯通 RTL-to-GDS 的专家
在头部 EDA/IP 公司积累的工具与方法学经验通用性强，未来可转向架构、技术支持（FAE）或团队管理
负责综合、DFT、SpyGlass 静态检查、形式等价（Formality）与功耗分析等中端流程的开发、运行与支持，把 RTL 设计输出转化为物理设计可直接使用的干净输入
用 Tcl 构建自动化脚本、看板与项目基础设施，并借助 AI 工具加速日志分诊、QoR 趋势汇总与脚本重构
端到端排查流程失败问题，定位根因并推动设计、验证、DFT、物理实现团队协同闭环，同时沉淀文档与可复用交付资产
扎实的 ASIC 设计与验证流程基础，通常需要 5 年以上中端/综合相关经验，并具备独立分析与解决综合问题的能力
强 Tcl 脚本能力与自动化优先的思维方式，能把重复性工作转化为工具与流程
在 DFT、SpyGlass、Formality、功耗分析中至少掌握两项，并愿意扩展到其余方向
会用 AI 工具提效，并具备良好的分析、沟通与文档能力

申请策略

技术问题用 STAR 结构回答：项目背景（工艺节点、规模、交付节点）→ 具体问题（报错、QoR 退化或流程中断）→ 采取的行动（报告分析、脚本改造、跨团队对齐）→ 可量化的结果
讲工具类问题时，先说明输入输出与约束条件，再讲排查手段（报告分析、日志分诊、对比实验），体现系统性思维
讲 AI 应用时给出具体场景、实际效果与人工校验边界，避免空谈概念
请描述一次你定位并解决综合（synthesis）问题的完整过程
你如何用 Tcl 构建或优化一条中端流程？举一个具体例子
SpyGlass、Formality、功耗分析中你最熟悉哪一项？遇到过什么问题，如何解决？
你如何用 AI 工具提升日常工作效率？能举一个真实场景吗？
当你与 RTL 设计或物理实现团队意见不一致时，会怎么处理？