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Senior Mask Design Engineer - Hardware
Senior Mask Design Engineer - Hardware
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Drc/Lvs
Finfet
Mask Layout
Mixed-Signal Design
值不值得投
80综合评分
综合评分 80
顶尖AI芯片公司、前沿FinFET技术栈、高成长潜力，工作强度待确认
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
9.3万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 510 个在招
市场机会
选择不多
新竹 · 半导体封装测试 · 5 个在招
职位详情
关于这个职位
负责在先进亚微米CMOS工艺下进行混合信号功能（如高速数据通路和时钟设计）的物理版图绘制
需使用Cadence工具进行布局规划、定制版图及DRC/LVS验证，并与设计工程师紧密协作以优化芯片集成方案
最低要求
拥有电子工程学士(BSEE)学位或同等经验
至少5年以上行业经验，专注于掩膜版和版图设计
能够独立创建高质量版图
必须深入理解并有FinFET技术的相关经验
精通Cadence定制电路设计工具，特别是Virtuoso
能够处理快节奏项目并根据设计师反馈快速迭代
具备良好的团队协作能力、人际交往技巧、热情和积极态度
了解DRC和LVS检查流程，具备自定义Deck的能力
工作职责
使用Cadence工具在最先进的亚微米CMOS工艺下执行混合信号功能（如顶层、高速数据通路和高速时钟设计）的物理版图
与混合信号设计工程师密切合作，为VLSI产品集成定制设计
参与布局规划、定制版图，并针对设计规则和原理图进行验证
优先资格
熟悉Perl、Python、SKILL等脚本语言
AI 洞察
优缺点分析
优点
- 身处AI算力核心赛道，接触最前沿的FinFET和Chiplet技术
- 英伟达平台资源丰富，技术影响力巨大
- 技术迭代极快，对版图精度和速度要求极高
- 追求技术深度、适应高强度研发节奏、希望在顶级科技公司深耕硬件底层技术的资深工程师
缺点 / 挑战
- 快节奏工作环境可能带来较大压力
角色解读
- 可向首席版图工程师、技术专家(Tech Lead)方向发展，或转向更复杂的Chiplet系统级封装设计领域
- 负责高性能芯片（如GPU/AI芯片）中混合信号模块的物理版图设计，确保从原理图到物理实现的精确转换
- 精通Cadence Virtuoso工具链，深入理解FinFET工艺特性，掌握DRC/LVS验证流程，具备Python/Perl自动化脚本能力者优先
申请策略
- 准备详细的项目作品集，重点说明如何解决复杂的高速信号完整性或时序收敛问题
- 突出展示在先进节点（如7nm/5nm及以下）的版图经验，列举具体的FinFET设计案例和性能优化成果
- 强化Python或SKILL脚本编写能力，提升版图设计的自动化效率和准确率
面试指南
- 采用STAR法则（情境、任务、行动、结果），结合具体技术参数（如工艺节点、工具版本、优化指标）进行回答
- 请描述一次你解决复杂DRC/LVS违规的经历
- 在FinFET工艺下，版图设计中有哪些特殊的注意事项？
- 如何利用脚本加速版图验证流程？
- 如何处理高速时钟线路的匹配和噪声抑制？
- 复习模拟/混合信号版图设计基础，了解当前业界主流的Chiplet互连标准（如UCIe）
职位点评
薪资福利85
成长发展90
工作生活60
使命价值80
薪资福利
85较高
英伟达作为上市巨头，提供具有市场竞争力的薪酬和完善的福利体系，对资深技术人员吸引力强。
薪资信号偏高 (6.5千–12.0万/月)
成长发展
90较高
岗位涉及最新的Chiplet接口和FinFET技术，处于半导体行业前沿，技术成长空间巨大。
技术前沿前沿/新兴技术
技术栈FinFET、Chiplet、Cadence Virtuoso、CMOS、DRC/LVS
业务类型profit_center
工作生活
60中等
虽未明确提及加班文化，但高科技研发岗位通常面临项目交付压力，工作强度可能较高。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
英伟达的使命是推动AI和计算革命，该职位直接贡献于下一代计算架构，具有显著的行业影响力。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号amplify human creativity and intelligence、revolutionized parallel computing
创新程度开拓性创新（行业首创）
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