超威半导体
Silicon Design Engineer
Silicon Design Engineer
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Design Compiler
Eco
Lec
Ppa分析
Prime Time
Rtl综合
Rtl设计
Tcl
值不值得投
72综合评分
综合评分 72
顶尖芯片公司GPU/SoC前端设计岗，技术前沿、平台强，节奏较快、办公模式与WLB需面谈确认
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
15.0万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
84 个在招 · 其中芯片设计 4 个
市场机会
选择面较广
新竹 · 芯片设计 · 约 240 个在招
职位详情
关于这个职位
这是AMD图形显存控制器IP(GMCIP)团队的前端芯片设计与集成(FEINT)工程师岗位
你将负责GPU显存控制器IP的RTL综合、PPA(性能/功耗/面积)分析、功耗优化(如时钟门控)、ECO与LEC等形式验证，并通过自动化的设计规则检查提升RTL设计质量，为GPU AI加速卡、图形与游戏等SoC产品提供高性能显存控制器
最低要求
具备扎实的技术主导与执行记录，能推动综合、PPA分析、功耗优化(Power redux)、ECO及静态验证任务落地完成
具有前瞻思维，善于优化或改进工作流程，能够预判、分析并解决技术问题，享受有竞争力的快节奏，并乐于赋能和指导团队成员
具备出色的书面与口头沟通能力，较强的问题解决能力和注重细节，具备专业的跨部门沟通协作能力
学历：计算机工程或电子工程专业本科(Bachelors)或硕士(Masters)学位
工作职责
制定RTL综合策略与脚本，在子系统级和模块级RTL设计中执行综合、时序路径分析与PPA(性能、功耗、面积)分析，持续推动QoR提升
制定功耗优化(Power redux)策略，如RTL级与门级等多层级的层次化时钟门控(CG)，确保达成功耗目标
制定ECO策略，执行网表级和/或conformal辅助的RTL ECO，对生成的网表执行LEC并解决不一致问题
与集成和物理设计团队协作，开发、采用并自动化RTL静态设计规则检查，与RTL设计团队一起分诊并调试设计规则违规，支持IP与SoC团队的集成
开发和采用FEINT设计与验证基础设施、方法学及工具
优先资格
具备扎实的RTL设计、综合与ECO原理理解
精通Design/Fusion Compiler、Prime Time、Power Artist、PtPx等前端设计工具
熟练使用Verilog、C/C++及其他脚本语言(如Tcl、Ruby、Perl、Python、Makefile)
熟练使用Unix/Linux环境
熟悉以PPA为衡量指标、追求竞争力QoR的RTL编码技巧
熟悉能通过设计规则检查(LINT、CDC等)的RTL编码风格
理解门级电路设计和物理设计概念与方法学
熟悉VCS/Verdi
具备出色的英文书面与口头沟通能力
自驱力强，致力于达成目标
AI 洞察
优缺点分析
优点
- 在顶尖芯片公司参与GPU AI加速器、图形等核心SoC产品的前端设计，技术前沿、平台含金量高
- 覆盖综合、PPA、功耗优化、ECO、形式验证等完整前端流程，技能栈全面、可迁移性强
- 岗位强调技术主导力并提及mentoring团队成员，成长与影响力空间较大
- 处于AI与半导体高速赛道，行业前景与项目含金量突出
- 前端综合与PPA优化技术门槛高，需在时序、功耗、面积多目标间持续权衡调试
- 需与设计、集成、物理设计等多团队协作，沟通与推动能力要求高
- 适合具备RTL综合与PPA优化经验、热爱硬核芯片前端设计、能在快节奏中保持技术主导力的工程师
缺点 / 挑战
- JD提及'competitive pace'，且需多任务并行，工作节奏与交付压力可能较大
角色解读
- 可沿芯片前端设计/综合专家路线深耕，成长为资深设计工程师或技术骨干
- 也可向SoC集成、物理设计、低功耗架构等相邻方向拓展，或转向团队管理
- 在GPU/AI加速器等前沿产品线积累经验，行业迁移与职业增值空间较大
- 负责GPU显存控制器IP的前端RTL综合与集成，制定综合策略并编写脚本，在子系统级与模块级完成综合与时序路径分析
- 开展PPA(性能、功耗、面积)分析，通过分层时钟门控等手段推动功耗优化，确保达成功耗目标
- 执行ECO(网表/形式化辅助RTL ECO)与LEC等效性检查，协同设计团队定位并解决LINT/CDC等设计规则违规
- 搭建并自动化FEINT设计与验证基础设施、方法学和工具，支持IP与SoC团队集成
- 扎实的RTL设计、综合与ECO原理理解，熟悉Design/Fusion Compiler、Prime Time、Power Artist、PtPx等EDA工具
- 熟练使用Verilog、C/C++及Tcl、Python、Perl、Makefile等脚本语言，熟悉Unix/Linux环境
- 了解面向PPA的RTL编码技巧、门级电路与物理设计概念，熟悉VCS/Verdi仿真验证流程
- 良好的英文书面与口头沟通能力，具备问题解决能力和注重细节的职业素养
申请策略
- 了解AMD在GPU/AI加速器与显存控制器方向的业务布局，面试中体现对产品的理解
- 关注FEINT流程与方法学，准备展示如何优化工作流并提升QoR
- 突出RTL综合、时序/PPA分析与功耗优化(clock gating)的实战项目及量化成果(如时序收敛、功耗降低、面积优化)
- 展示使用Design/Fusion Compiler、Prime Time、Power Artist等EDA工具的熟练度与具体场景
- 强调ECO、LEC、LINT/CDC等静态验证经验，以及Tcl/Python/Makefile自动化脚本能力
- 体现跨团队协作、问题定位与指导他人的经历
- 强化面向PPA的RTL编码技巧，加深对门级电路与物理设计概念的理解
- 提升Tcl/Python自动化脚本能力，能独立搭建综合与设计规则检查流程
面试指南
- 采用STAR(情境-任务-行动-结果)结构，突出你在综合/PPA/功耗优化中的具体决策与量化结果
- 技术问题先讲原理与流程，再结合工具(如DC/PT/Power Artist)与实际案例说明
- 面对权衡类问题，展示多目标思维：性能、功耗、面积与进度如何取舍
- 请介绍你做过的一个RTL综合与PPA优化项目，你是如何达成时序/功耗/面积目标的？
- 你如何制定时钟门控等低功耗策略？遇到过哪些功耗与性能的权衡？
- 谈谈你对ECO流程与LEC检查的理解，如何定位并解决ECO后的不一致？
- 你如何用脚本自动化综合与设计规则检查流程？
- 面对LINT/CDC等设计规则违规，你如何与RTL设计团队协作排查？
职位点评
薪资福利70
成长发展86
工作生活52
使命价值80
薪资福利
70中等
JD未披露具体薪资与福利明细，补偿性信息需与HR确认；岗位处于核心芯片设计职能，薪酬通常具备市场竞争力，但确切水平需在面试中核实。
薪资信号未披露（AI估算：1.1–19.0万/月）
成长发展
86较高
岗位覆盖综合、PPA、功耗优化、ECO与形式验证等完整前端流程，技术栈前沿且系统性强，成长与技能积累空间突出。
技术前沿前沿/新兴技术
技术栈Verilog、RTL Synthesis、Design Compiler、Fusion Compiler、Prime Time、Power Artist、Tcl、Python、LEC、ECO、CDC、VCS、Verdi、C/C++
业务类型profit_center
工作生活
52较低
JD未明确办公模式与WLB，但提及'competitive pace'暗示工作节奏较快；工作地点位于新竹科学园区。
工作模式未明确
办公地点科技园/产业园
加班情况JD含高强度暗示词
使命价值
80较高
岗位处于AI加速与GPU等高速增长赛道，产品用于推动AI与科技进步，具有较强行业前景与意义感。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号solve the world's most important challenges、advancing healthcare and scientific discovery、powering AI、technology that moves the world forward
创新程度开拓性创新（行业首创）
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