数字后端设计主任工程师（PIM）-Digital Backend Design Engineer (PIM)(J21563)

优缺点分析

角色解读

• 纵向可在存储芯片后端方向持续深耕，从模块物理实现走向整颗芯片的顶层规划与技术负责人（主任/专家序列）
• 横向可拓展到 DFT、封装协同、Signoff 方法学或低功耗架构等相邻领域，形成完整的 SoC/存储芯片交付能力
• 具备多项目流片经验后，可转向后端团队管理、方法学平台建设或芯片项目管理层，承担团队与流程体系建设
• 负责 PIM 控制逻辑与模拟周边电路的物理实现，用 Synopsys ICC 走完 Floorplan 到 Chip Finishing 的完整后端流程，最终交付可流片的 GDS
• 用 PrimeTime 做静态时序分析，反复迭代 ICC 参数，让关键数据路径在高速和低电压 Margin 下收敛，并通过 ECO 解决问题
• 规划 I/O bump pad 区域布局、做电源完整性与 EM 验证、跑 Calibre/ICV 物理验证和 Formality 形式验证，确保设计符合工艺规则
• 在 ICC 中落地多电压域、电源门控等低功耗方案，并与前端、模拟版图、工艺团队协同推进项目按节点交付
• 熟练使用 Synopsys ICC/ICC2 全流程（Floorplan、Power Plan、Place、CTS、Route、Chip Finishing），理解每一步对时序与拥塞的影响
• 扎实的 STA 功底，能读懂 PrimeTime 报告，用 ECO 独立闭环时序问题，理解高速与低电压场景下的 Margin 取舍
• 具备 Tcl/Perl 脚本能力，能把重复性的后端流程自动化、把验证与优化批量化
• 掌握 Design Compiler 综合、Calibre/ICV 物理验证、Formality 形式验证，并具备低功耗设计与 EM/IR 分析意识

申请策略

• 面试前了解长鑫存储的产品线与 PIM 相关技术方向，能在沟通中体现你对存储芯片业务的理解
• 投递时明确意向城市（合肥/北京/上海），并主动向 HR 确认岗位归属团队与具体办公地
• 突出你主导过的完整后端项目：从网表到 GDS 的模块/顶层实现，注明工艺节点、芯片规模、频率与功耗指标
• 量化时序收敛成果：例如关键路径 Margin 改善、ECO 闭环数量、签核通过的频率与电压条件
• 写明工具栈深度：Synopsys ICC/ICC2、PrimeTime、Design Compiler、Calibre/ICV、Formality，以及 Tcl/Perl 自动化脚本的具体用途
• 如有存储器、MCU、SoC 或 PIM 相关经历，单独用一段说明你在其中承担的物理实现职责与交付结果
• 补齐低功耗实现细节：多电压域划分、电源门控、UPF 流程与 IR/EM 分析的实操理解
• 强化脚本能力，准备一个你写过的后端自动化流程案例（如自动跑 CTS/Route 并汇总 QoR 报告）

面试指南

• 用 STAR 结构回答项目类问题：背景（工艺/规模/频率）→ 你的职责 → 具体动作（工具+方法）→ 结果（时序、功耗、面积、流片成功）
• 技术细节题按「定位—分析—方案—验证」四步作答：先说明如何用报告/工具定位问题，再讲方案取舍逻辑，最后说明如何验证收敛
• 协同类问题强调你的沟通机制：对齐目标、建立问题清单与节点、用数据（QoR 报告）推动决策
• 请介绍一个你主导过的高速大容量芯片后端项目，你如何从 Floorplan 到 Signoff 安排流程与节点？
• 在低电压 Margin 下关键路径时序无法收敛时，你会从哪些维度入手定位与优化？
• 你如何规划 I/O bump pad 区域，并处理由此带来的电源完整性与 EM 问题？
• 描述一次你用 Tcl/Perl 优化后端流程的具体案例，节省了多少迭代时间？
• 与前端或模拟版图团队意见冲突时，你如何推动问题闭环？