Intern - Design Engineering
发布于 3 小时前实习/见习
值不值得投
综合评分 79
顶尖EDA外企实习，前沿技术栈，高成长潜力，适合有志于芯片行业的青年才俊
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便比较实习机会。
薪资怎么样
4.0千
比半导体封装测试中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 130 个在招
市场机会
选择适中
上海 · 半导体封装测试 · 17 个在招
职位详情
关于这个职位
该职位为楷登电子（Cadence）在上海招聘的数字后端实习工程师
最低要求
(1)微电子,电子工程硕士以上学历
工作职责
Focus on high speed digital DDR and HBM/UCIe/PCIe/eUSB IPs physical implementation, develop necessary scripts or tools to enhance current PD design flow. Work in product projects, including but not limited to: complete the project tasks; solve design issue and provide flow to check and avoid similar issue; analyze and summarize PPA optimization methodologies and results, implement optimal design parameters and flows for different projects.
AI 洞察
优缺点分析
优点
- 接触行业顶尖的EDA工具和先进制程（3nm/5nm），积累高价值的芯片设计经验
- 外企环境规范，注重员工成长与技术分享
- 技术门槛高，需要快速掌握复杂的物理设计流程和工具链
- 工作节奏较快，需应对严格的交付节点和质量要求
- 微电子/电子工程专业硕士，对芯片后端设计有浓厚兴趣，具备扎实理论基础和良好英语能力的求职者
缺点 / 挑战
暂无明显挑战项
角色解读
- 从实习生成长为独立的数字后端工程师，进而向资深专家或项目负责人发展，深耕先进制程芯片设计领域
- 参与高性能数字芯片的物理设计全流程，包括布局布线（Place & Route）、时钟树综合（CTS）和静态时序分析（STA）
- 具备微电子或电子工程硕士背景，熟悉主流数字后端EDA工具，拥有良好的英文读写沟通能力及脚本编写能力
申请策略
- 准备一份简洁有力的英文简历，重点展示与后端设计相关的科研或项目经历，面试时展现解决问题的逻辑思维能力
- 突出微电子/电子工程相关课程成绩，展示熟悉的EDA工具（如 Innovus, Tempus等），强调项目中的具体贡献和技术细节
- 复习数字集成电路设计基础，了解先进制程下的物理设计挑战，练习英文技术文档阅读和日常交流
面试指南
- 使用STAR法则（情境、任务、行动、结果）结构化回答行为面试题
- 对于技术问题，先阐述基本原理，再结合实际案例说明应用方法
- 请介绍你熟悉的数字后端EDA工具及其基本功能
- 在物理设计中，如何平衡面积、性能和功耗（PPA）？
- 描述一次你解决复杂技术问题的经历
- 你对先进制程（如3nm/5nm）面临的挑战有什么理解？
- 复习数字后端核心概念（如DRC/LVS检查、时序违例修复），了解Cadence主要产品线，准备英文自我介绍及技术话题讨论
职位点评
薪资福利
作为实习岗位，薪资虽非最高但符合外企标准，福利体系完善，稳定性较高，但非正式员工身份限制了长期财务回报。
成长发展
极高发展性，提供接触行业最前沿技术和顶级工具的宝贵机会，导师制和经验传承机制明确，职业成长路径清晰。
工作生活
外企文化通常注重工作与生活的平衡，但芯片设计行业在项目关键期可能面临一定压力，整体工作环境较为舒适。
使命价值
加入全球领先的EDA公司，参与定义世界科技未来的芯片设计，具有强烈的使命感和行业影响力，社会价值显著。
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