芯源系统
Sr. Digital Verification Engineer (Taipei)
Sr. Digital Verification Engineer (Taipei)
发布于 大约 7 小时前普通员工/个人贡献者
Taipei - Taiwan
高级经验
全职员工
仅现场办公
硕士
硬件工程
Asic
Systemverilog
Tcl
Uvm
AI 估算 · 35k–60k
高级数字验证工程师，半导体行业，技术要求高，市场竞争力强，薪资水平较高。
职位详情
关于这个职位
该职位是高级数字验证工程师，负责使用UVM和SystemVerilog对数字及混合信号IC进行验证
你将与设计团队紧密合作，制定验证计划，开发测试用例，并分析覆盖率
适合具有5-8年ASIC验证经验、熟悉数字设计流程的工程师
最低要求
MS in Electrical Engineering with 5-8 years of experience in verification of digital ASIC design.
Has the ability to follow instructions/tasks according to design specifications/procedures.
Strong knowledge of ASIC development process and digital design techniques.
Strong knowledge of standard DV languages (SystemVerilog, UVM) and in behavioral/RTL coding.
Executing tasks that hit project milestone.
工作职责
Generation of verification plans based on design requirements and product datasheets of digital / mixed- signal IC’s.
Close interaction Digital designers and Analog Designers to develop System Level and Behavioral Models.
Create Digital Verification Environment with UVM and System Verilog.
Write Digital and Mixed-Signal testcases and assertions/checkers.
Analyze and debug test results, code coverage and functional coverage.
Document and support detailed test plans and reviews.
Develop Verification IPs and standard tests, environments, checkers, etc.
Automation and scripting.
Gate-Level verification.
Knowledge & Use of industry standard ASIC tools/flow for daily work: Digital Simulators, Coverage analysis tools, and formal verification tools.
Good written/verbal communication skills and strong team work/collaboration.
优先资格
Embedded designs and/or firmware development
Knowledge of power management industry/applications
I2C, I3C, SPI, USB, PMBUS
Scripting and automation languages like TCL, Python and C/C++
AI 洞察
优缺点分析
优点
- 使用业界主流验证方法学（UVM），技能积累价值高
- 工作内容涉及多种接口协议和混合信号，经验丰富
- 公司文化注重创新和可持续发展，发展前景好
- 需要较强的抗压能力，项目进度紧，需按时完成里程碑
- 技术深度要求高，需要持续学习新工具和协议
- 适合有5年以上ASIC验证经验、精通SystemVerilog和UVM、希望在半导体行业深耕的技术型工程师
缺点 / 挑战
- 加入半导体行业领先公司，技术平台先进，项目有挑战性
- 与多地团队协作，沟通成本较高
角色解读
- 可向资深验证工程师或验证架构师发展，主导复杂芯片验证策略
- 可转向数字设计或混合信号设计领域，拓宽技术广度
- 有机会晋升为技术主管或验证团队负责人，带领项目团队
- 制定数字/混合信号IC的验证计划，根据设计需求和产品数据手册
- 使用UVM和SystemVerilog创建数字验证环境
- 编写测试用例、断言和检查器，分析调试结果和覆盖率
- 与数字和模拟设计师紧密合作，开发系统和行为级模型
- 精通SystemVerilog和UVM，具备ASIC验证流程的深入知识
- 熟悉数字设计技术和RTL编码
- 具备脚本编程能力（TCL, Python, C/C++）以支持自动化
- 良好的沟通和团队协作能力，能够高效完成项目里程碑
申请策略
- 关注MPS的产品线和应用领域，在面试中展现对电源管理技术的兴趣
- 准备一个复杂的验证项目案例，清晰描述你如何制定计划、执行并解决问题
- 突出验证项目经验，特别是使用UVM和SystemVerilog的完整验证环境搭建
- 展示对覆盖率和调试分析的成果，例如达到的代码/功能覆盖率指标
- 强调脚本自动化能力和熟悉的相关协议（I2C, SPI等）
- 如有混合信号验证或电源管理领域经验，务必重点描述
- 可深入学习I3C、USB等协议，增加竞争力
- 提升脚本编程水平，特别是Python在自动化中的应用
面试指南
- 对于项目问题，采用STAR法则：情境(Situation)、任务(Task)、行动(Action)、结果(Result)
- 对于覆盖率问题，说明你如何制定覆盖组，分析未覆盖点，并与设计团队迭代
- 对于协作问题，强调沟通和文档的重要性，展示你如何对齐需求
- 请描述一个你使用UVM验证复杂数字模块的项目，你如何搭建验证环境？
- 如何确保功能覆盖率和代码覆盖率达到目标？请举例说明
- 你如何与数字设计师和模拟设计师协作进行混合信号验证？
- 谈谈你对门级仿真的理解，以及你在项目中如何执行
- 你熟悉哪些脚本语言？请给出一个你用脚本提高验证效率的例子
职位点评
63
综合评分
半导体大厂高级验证岗，技术前沿，薪资优厚，但工作强度大，生活平衡较差。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
该职位最适合重视技术成长和职业发展的求职者，对薪资和工作强度有一定要求，但需要接受现场办公和可能的加班。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展85
工作生活30
使命价值50
薪资福利
70中等
薪资水平在行业中处于较高水平，但JD未披露具体薪资和福利，稳定性较高（半导体大厂），综合满足度中等偏上。
薪资信号未披露（AI估算：35K-60K/月）
成长发展
85较高
使用前沿验证技术（UVM），有机会接触多种接口协议和复杂芯片，成长空间大。公司注重创新，技术栈主流。
技术前沿主流现代技术
技术栈SystemVerilog、UVM、ASIC、Mixed-signal、TCL、Python、C/C++
成长机会leading-edge technologies、innovation
业务类型profit_center
工作生活
30较低
要求现场办公，未提及弹性工作或远程，半导体行业工作强度较大，生活平衡一般。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
50较低
公司强调可持续发展和创新，但职位本身社会影响力一般，行业增长快但使命感不强。
行业发展高速增长赛道
社会影响中性/一般
使命信号sustainability、making a difference
创新程度积极采用新技术
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