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Senior Mask Design Engineer – Hardware
Senior Mask Design Engineer – Hardware
发布于 5 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程师
硬件工程师
Drc/Lvs
Hardware Engineering
Silicon Interposer
值不值得投
78综合评分
综合评分 78
顶尖芯片平台、薪酬福利优厚、前沿技术栈，现场办公为主，适合深耕硬件研发的资深工程师。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
3.5万
比硬件工程师中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 280 个在招 · 其中硬件工程师 5 个
市场机会
选择适中
新竹 · 硬件工程师 · 21 个在招
职位详情
关于这个职位
负责NVIDIA产品硅中介层（Silicon Interposer）的物理布局设计与开发，使用Cadence工具进行定制版图绘制与验证
需跨部门协作评估设计方案的成本、尺寸与性能可行性，提出布局优化建议并解决制造及电气设计问题
最低要求
持有电气工程学士学位或具备同等经验
至少5年掩膜版与版图设计的实战经验
深入理解亚微米CMOS技术的版图概念
精通Cadence版图工具，尤其是Virtuoso
熟悉Calibre、ICV、Thunder等验证工具的运行与调试
熟练掌握Perl、Python、Skill等脚本语言
了解DRC和LVS检查流程，具备自定义Deck的能力
工作职责
与封装技术负责人（PTL）、I/O信号完整性及技术工程师跨职能协作，在紧迫的时间表内交付产品封装方案
使用Cadence工具执行硅中介层的物理布局设计
开展设计可行性研究，评估封装设计目标在尺寸、成本及系统性能方面的要求
参与布局规划，执行定制版图绘制，并根据设计规则与网表进行验证
向PTL提出布局设计权衡方案以供决策与实施
优先资格
了解Integrity自动布线工具
熟悉APD封装版图工具
AI 洞察
优缺点分析
优点
- 依托全球顶尖AI芯片平台，接触最前沿的先进封装与硅中介层技术
- 技术栈高度专业化，行业壁垒强，职业护城河深
- 企业平台完善，提供极具竞争力的薪酬与福利体系
- 项目周期紧凑，需在高强度节奏下交付高质量版图
- 技术迭代快，需持续跟进新节点工艺与EDA工具更新
缺点 / 挑战
- 跨部门协调复杂，对沟通与问题解决能力要求较高
- 适合具备扎实硬件/微电子背景、追求技术深度、能在高压环境下保持专注且热爱挑战的资深工程师
角色解读
- 可向资深IC版图专家、封装技术架构师方向发展
- 也可横向拓展至先进封装（CoWoS等）或芯片物理设计领域，逐步承担核心技术攻关或项目主导职责
- 负责NVIDIA高端芯片硅中介层（Interposer）的物理版图设计与布局规划
- 跨部门协作评估封装方案的性能、成本与制造可行性
- 使用专业EDA工具完成版图绘制、规则检查与网表验证
- 精通Cadence Virtuoso等主流版图工具
- 深入掌握亚微米CMOS工艺与DRC/LVS验证流程
- 具备Perl/Python等自动化脚本编写能力
- 熟悉信号完整性分析与封装设计基础
申请策略
- 提前研究NVIDIA近期发布的GPU/SOC架构及封装技术白皮书
- 准备1-2个完整的项目案例，重点说明如何平衡性能、成本与可制造性（DFM）
- 突出5年以上IC版图/掩膜版设计经验，详细列出主导的硅中介层或先进封装项目
- 量化展示使用Cadence/Calibre等工具提升的效率或良率指标
- 强调脚本自动化与DRC/LVS流程优化成果
- 补充学习CoWoS等先进封装架构原理
- 强化Python/Perl在版图自动化中的应用能力
- 关注亚微米及以下节点的寄生参数提取与信号完整性分析
面试指南
- 采用STAR法则（情境-任务-行动-结果）结构化回答
- 聚焦技术细节与数据支撑，突出个人在工具链、流程优化或跨团队协作中的具体贡献
- 将技术问题与业务目标（良率、成本、交付周期）挂钩
- 请分享一个你处理过的复杂硅中介层或封装版图项目，你是如何解决DRC冲突或时序问题的？
- 在使用Cadence Virtuoso时，你如何优化大规模版图的绘制效率？
- 如何评估封装设计在尺寸、成本与系统性能之间的权衡？
- 请描述你自定义DRC/LVS Deck的经验
- 复习亚微米CMOS工艺基础与常见DRC/LVS规则
职位点评
薪资福利85
成长发展80
工作生活65
使命价值75
薪资福利
85较高
企业提供具有市场竞争力的薪酬与丰厚福利，符合资深工程师的市场价位，稳定性高。
薪资信号偏高 (2.5千–4.5万/月)
福利待遇competitive salaries、generous benefits package
成长发展
80较高
岗位聚焦前沿的硅中介层与先进封装技术，技术栈专业且处于行业领先地位，但JD未明确提及内部培训或晋升通道。
技术前沿前沿/新兴技术
技术栈Cadence Virtuoso、Silicon Interposer、DRC/LVS、Perl、Python、Submicron CMOS
业务类型profit_center
工作生活
65中等
硬件研发岗位通常需现场办公，JD未明确提及弹性工时或远程政策，但企业整体文化相对规范，WLB视项目阶段而定。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
75中等
参与全球领先的AI芯片与高性能计算硬件研发，技术成果直接赋能多行业创新，具备较强的技术使命感与行业影响力。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号committed to making a difference in the world through their contributions
创新程度积极采用新技术
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