联发科
CPU/GPU R2G Engineer
CPU/GPU R2G Engineer
发布于 大约 16 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Ai Processor
Drc
Floor-Planning
Gpu
Lvs
Physical Design
Signoff
Sta
值不值得投
71综合评分
综合评分 71
高门槛、高深度的芯片物理设计岗位，技术成长性强，但工作模式与WLB信息不明。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
40K
比芯片设计中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 450 个在招 · 其中芯片设计 约 200 个
市场机会
选择面较广
新竹 · 芯片设计 · 约 200 个在招
职位详情
关于这个职位
该职位负责联发科GHz级ARM/Imagination GPU、AI处理器和神经网络DSP芯片的RTL到GDS（物理设计）全流程开发
工作内容涵盖复杂时序关键芯片的物理实现（布局布线、时序/功耗优化）与签核（DRC/LVS/STA/PI）等核心环节
最低要求
至少4年物理设计与签核经验
技能要求：
综合：通过综合策略探索提升PPA（性能、功耗、面积）
物理设计：布局规划、布局布线，随后进行时序和物理收敛
签核：
PI：PG网格规格选择、Bump/RDL规划、IR压降收敛
PV：DRC、LVS、天线效应(ANT)、ERC检查收敛
STA：模块级时序收敛
工作职责
负责GHz级ARM/Imagination图形处理器、AI处理器和神经网络DSP的RTL到GDS物理设计与开发
参与复杂且时序关键的处理器芯片的物理设计与分析
涵盖物理实现全流程，包括：布局规划(Floor-planning)、布局布线(Place and route)、RC提取、时序与功耗优化
负责芯片签核(Signoff)，包括：设计规则检查(DRC)、版图与原理图对比(LVS)、静态时序分析(STA)、电源完整性(PI)分析等
AI 洞察
优缺点分析
优点
- 直接参与业界前沿的GPU、AI芯片设计，技术深度和行业影响力强
- 联发科作为芯片设计龙头企业，平台大，项目资源丰富，能积累宝贵的高端芯片设计经验
- 物理设计是芯片落地的关键环节，技术护城河较深，职业生命周期长
- 需要与前端设计、架构、封装、验证等多个团队紧密沟通协作
- 适合具备扎实物理设计功底、喜欢解决复杂工程问题、追求技术深度和成就感的工程师
缺点 / 挑战
- 技术门槛高，需要持续跟进先进工艺（如3nm、2nm）带来的新设计规则与挑战
- 芯片签核与物理实现阶段通常时间紧迫，需要在复杂约束下达成收敛，工作压力可能较大
角色解读
- 可向更复杂的芯片模块（如CPU/GPU核心）或更先进工艺节点的物理设计专家方向发展
- 积累项目经验后，可转向技术架构、IP集成或设计方法学等岗位
- 具备一定管理潜力后，可带领小型物理设计团队或负责特定模块的交付
- 负责高端芯片从RTL代码到最终制造版图（GDS）的物理设计实现
- 进行芯片的布局规划、布局布线、时序收敛、功耗优化和物理验证签核
- 解决复杂芯片设计中遇到的时序、功耗和物理实现等挑战
- 精通芯片物理设计全流程，包括布局规划、布局布线、时序优化和功耗分析
- 熟悉芯片签核工具与流程，具备DRC/LVS/STA/PI等问题的调试与解决能力
- 具备4年以上数字后端或物理设计领域的实际项目经验
申请策略
- 研究联发科近年来发布的旗舰SoC芯片（如天玑系列）的技术亮点，面试时可体现你对公司产品的了解
- 准备一个能清晰阐述你如何解决一个复杂时序或功耗问题的具体案例
- 详细列出参与过的芯片物理设计项目，明确工艺节点、芯片类型（如CPU/GPU/AI）、您负责的具体模块（如Core, NoC, Memory Controller）及最终成果（如PPA提升数据）
- 突出在时序收敛、功耗优化、物理验证（DRC/LVS/STA）等方面的实际经验和解决的具体技术难题
- 列举熟练掌握的EDA工具（如Innovus/ICC2, PrimeTime, Calibre等）和脚本语言（如TCL, Python）
- 针对目标工艺节点（如先进FinFET工艺），深入学习其特有的物理设计规则和签核要求
- 了解机器学习在EDA中的应用，以及新兴的芯片架构（如Chiplet）对物理设计流程的影响
面试指南
- 使用STAR法则（情境、任务、行动、结果）结构化地讲述你的项目经历
- 回答技术问题时，先阐述基本原理，再结合你的项目实践进行说明，体现理论与实践的结合
- 展示你的问题解决能力，强调分析、定位、解决和预防问题的完整闭环
- 请描述你过去负责过的最复杂的一个物理设计模块，你遇到的最大挑战是什么，如何解决的？
- 在时序收敛过程中，如果出现大量的Setup/Hold Violation，你的排查思路和解决步骤是什么？
- 请解释一下物理验证中DRC、LVS和ERC的作用，以及你如何确保它们全部Signoff
- 在进行功耗优化时，你通常会从哪些层面入手（如架构、RTL、综合、物理实现）？
- 你对当前先进工艺节点（如5nm/3nm）在物理设计方面带来的挑战有何了解？
职位点评
薪资福利75
成长发展80
工作生活55
使命价值70
薪资福利
75中等
职位属于高技能要求的芯片设计岗位，市场薪酬水平应较高，但JD未明确提及具体薪资和福利。
薪资信号未披露（AI估算：30K-50K/月）
成长发展
80较高
岗位技术深度大，涉及尖端芯片的物理设计与签核，能提供扎实的技术积累和行业经验，但JD未明确提及培训或晋升路径。
技术前沿前沿/新兴技术
技术栈Physical Design、Signoff、STA、DRC、LVS、Power Optimization、GPU、AI Processor
业务类型profit_center
工作生活
55较低
JD未明确提及工作模式、办公地点类型或WLB相关信息，无法判断工作与生活的平衡状况。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
参与设计驱动AI、图形计算等前沿科技的核心芯片，对推动技术进步有直接贡献，行业前景明确。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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