联发科
SoC Physical Design Engineer
SoC Physical Design Engineer
发布于 大约 23 小时前普通员工/个人贡献者
AI 估算 · 25k–50k · AI 参考估算
HsinChu, Taiwan
中级经验
硕士
全职员工仅现场办公芯片设计
芯片设计
Dft
Soc
Tcl
时序收敛
物理设计
值不值得投
74综合评分
综合评分 74
先进制程核心技术岗，技术成长性极高，行业前景好，但工作强度与生活平衡可能面临挑战。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
38K
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 280 个在招 · 其中芯片设计 约 130 个
市场机会
选择面较广
芯片设计 · 约 760 个在招
职位详情
关于这个职位
作为SoC物理设计工程师，你将负责芯片从综合到签核的全流程物理实现工作，涵盖时序收敛、功耗完整性、物理验证等关键环节
这是一个在先进制程下解决复杂工程问题、直接影响芯片最终性能与量产的核心技术岗位
最低要求
EE/CS硕士学位
具有综合(Synthesis)、自动布局布线(APR)、签核(Signoff)的实操和流片(tapeout)经验者优先
掌握Tcl/Perl脚本语言及C/C++编程
具备良好的沟通能力
工作职责
从事3~7nm制程的设计实现、方法学和签核工作
执行综合(Synthesis)、可测性设计(DFT)、布局规划(floorplan)、时钟规划(clock planning)、布局布线(place and route)、时序收敛(timing closure)、工程变更(ECO)、IR压降签核(IR signoff)和物理验证(physical verification)
管理项目进度，解决设计与流程问题，推动方法学发展与执行
优先资格
具有SYN/APR/Signoff的实操和流片(tapeout)经验者优先
AI 洞察
优缺点分析
优点
- 技术深度与壁垒高，是芯片设计不可或缺的核心环节，专业价值突出
- 接触业界最先进的制程技术（3-7nm），能积累宝贵的尖端行业经验
- 在行业头部公司平台，能参与顶尖项目，建立高质量的技术人脉
- 沟通协调需求高，需与多个团队密切配合，对综合能力要求不低
- 适合具备扎实半导体基础知识、对芯片物理实现流程有浓厚兴趣、能沉心于解决复杂技术难题且具备良好团队协作精神的求职者
缺点 / 挑战
- 工作强度可能较高，项目周期紧张，面临严格的进度和性能指标压力
- 技术细节繁多且复杂，需要持续学习以应对新制程、新工具和新挑战
角色解读
- 技术专家路线：深耕物理设计某一领域（如时钟树、功耗优化），成为该方向的资深专家或架构师
- 技术管理路线：凭借项目经验和技术广度，带领小团队负责更复杂的模块或项目
- 负责芯片物理实现的核心流程，将电路设计图转化为可制造的版图
- 使用专业EDA工具，在先进制程下进行时序、功耗、信号完整性等签核，确保芯片性能达标
- 解决物理设计中遇到的各种工程问题，优化流程和方法学，保证项目按时交付
- 精通芯片物理设计全流程（综合、布局布线、签核），有先进制程项目经验
- 熟练使用Tcl、Perl等脚本语言进行流程自动化与工具定制开发
- 具备扎实的数字电路与计算机体系结构知识，能分析和解决时序、功耗问题
- 良好的沟通能力，能与前端设计、验证、后端等团队紧密协作
申请策略
- 仔细阅读职位描述，将简历中的项目经历与JD中提到的每项职责（如ECO、IR signoff）进行对应
- 准备一个能清晰展示你物理设计流程经验和解决问题能力的简短案例（STAR原则）
- 重点突出参与过的先进制程芯片物理设计项目，具体说明在其中承担的工作（如负责的模块、完成的签核类型）
- 详细列出掌握的EDA工具（如Synopsys ICC2/PrimeTime, Cadence Innovus/Tempus）及版本，并举例说明使用场景
- 强调解决过的具体物理设计问题（如时序违例修复、功耗优化、IR drop分析）及其方法
- 深入学习Tcl/Perl脚本在物理设计流程中的自动化应用案例，提升编程解决实际问题的能力
- 研究并掌握一种先进制程下的物理设计方法学或签核技巧，可在面试中深入讨论
面试指南
- 回答流程问题时，按照逻辑顺序分步阐述，并强调在每个环节中你的角色和关键技术决策点
- 解决具体问题时，采用“现象-分析-方案-结果”的结构，突出你的分析能力和技术深度
- 分享自动化脚本经验时，说明脚本解决的痛点、实现的具体功能以及带来的效率提升
- 请描述你在一个物理设计项目中从拿到网表到最终签核的完整工作流程
- 在时序收敛困难时，你会采取哪些步骤来分析和解决问题？请举例说明
- 你如何使用Tcl或Perl脚本提高物理设计工作效率？请分享一个具体例子
- 当物理验证（如DRC/LVS）出现大量错误时，你的排查和解决思路是怎样的？
- 如何平衡时序、功耗和面积（PPA）这些相互制约的设计目标？
职位点评
薪资福利75
成长发展85
工作生活55
使命价值80
薪资福利
75中等
岗位属于半导体核心技术岗，技能稀缺性高，在新竹地区能获得市场水准的薪资。但福利细节未提及。
薪资信号市场水准 (25K-50K/月)
成长发展
85较高
技术深度大，直接接触3-7nm先进制程设计全流程，对专业技能提升有显著价值。
技术前沿前沿/新兴技术
技术栈SoC、3~7nm、物理设计、Synthesis、APR、Timing Closure、DFT、IR signoff、Physical Verification、Tcl、Perl
成长机会drive methodologies and execution
业务类型profit_center
工作生活
55较低
半导体设计工作强度通常较高，且该职位未提及远程或弹性办公，推测需要高度现场协作。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
芯片是信息产业的基石，从事先进芯片设计能感受到强烈的技术驱动价值和产业影响力。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
联发科 的其他在招职位
相似职位推荐
Watch Jobs