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Senior Mask Layout Design Engineer
Senior Mask Layout Design Engineer
发布于 1 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Adc
Cmos Technology
Drc/Lvs
Mask Layout
Mixed-Signal Design
Pll
Serdes
值不值得投
80综合评分
综合评分 80
顶尖AI芯片公司、前沿技术栈、高成长潜力,但需适应高强度工作节奏
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估,方便横向比较。
薪资怎么样
8.0万
与半导体封装测试中位数基本持平
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 580 个在招 · 其中半导体封装测试 11 个
市场机会
选择适中
新竹 · 半导体封装测试 · 24 个在招
职位详情
关于这个职位
负责在先进亚微米CMOS工艺下进行高速混合信号电路(如PLL、SerDes、ADC)的物理版图设计
使用Cadence工具进行布局、布线及DRC/LVS验证,并与ASIC工程师协作完成VLSI产品的集成定制
最低要求
拥有电子工程学士(BSEE)学位或同等经验
拥有5年以上经过验证的掩膜和版图设计经验
深入理解亚微米CMOS技术中的模拟电路版图概念
精通Cadence自定义电路设计工具,特别是Virtuoso
有运行和调试Dracula、Hercules、Calibre和Primeyield等验证工具的经验
具备Perl、Python、Skill等脚本语言 proficiency
了解DRC和LVS检查流程,能够定制Deck文件
具备良好的团队合作能力、人际交往技巧、热情和正能量
工作职责
使用Cadence工具在突破性的亚微米CMOS技术下为混合信号功能(如PLL、高速SerDes、模数转换器、ESD结构设计)执行物理版图
与ASIC和混合信号工程师跨职能合作,为VLSI产品集成定制设计
参与地板规划、自定义布局,并根据设计规则和原理图进行验证
AI 洞察
优缺点分析
优点
- 身处全球AI算力龙头公司,接触最前沿的GPU芯片设计项目
- 技术栈高端,积累深厚行业壁垒
- 工作强度大,需应对严格的流片时间节点
- 对细节要求极高,任何微小错误都可能导致重大损失
- 适合追求技术极致、抗压能力强、希望在顶尖半导体公司长期发展的资深硬件工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 可向首席版图工程师、技术专家方向发展,或转向系统架构师角色,深耕半导体前端设计领域
- 负责将复杂的混合信号电路原理图转化为实际的物理版图(Layout)
- 精通Cadence Virtuoso等EDA工具,深入理解亚微米CMOS工艺下的模拟/混合信号版图规则
申请策略
- 准备详细的项目案例,说明如何处理高密度布局和信号完整性挑战
- 展现对AI芯片行业的深刻理解
- 突出展示在亚微米工艺下的具体项目经验,列出使用的具体工具版本及解决的复杂版图问题
- 强化Python/Skill脚本自动化能力,提升版图设计的效率和准确性
- 深入研究最新CMOS工艺的寄生参数影响
面试指南
- 采用STAR法则(情境、任务、行动、结果)回答技术问题,重点强调分析思路、工具使用技巧和最终达成的性能指标
- 请描述一次你解决复杂DRC/LVS错误的经历
- 在亚微米工艺下,如何优化混合信号版图的匹配性和噪声抑制?
- 你如何使用脚本语言自动化版图检查流程?
- 复习CMOS基础理论,熟悉Cadence各模块的高级功能,准备1-2个体现技术深度的项目案例
职位点评
薪资福利85
成长发展90
工作生活60
使命价值80
薪资福利
85较高
作为上市巨头企业,提供具有市场竞争力的薪酬和完善的福利体系,满足度高。
薪资信号未披露(AI估算:6.0千–10.0万/月)
成长发展
90较高
处于AI和半导体技术前沿,技术成长空间巨大,职业发展前景广阔。
技术前沿前沿/新兴技术
技术栈Cadence Virtuoso、CMOS、SerDes、PLL、ADC、DRC、LVS、Python、Perl
业务类型profit_center
工作生活
60中等
半导体行业通常节奏较快,虽未明确提及加班文化,但高压环境下WLB可能受限。
工作模式未明确
办公地点科技园/产业园
加班情况未提及(无法判断)
使命价值
80较高
参与推动AI和计算技术革命,社会影响力显著,使命感强。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号amplify human creativity and intelligence、ignited modern AI
创新程度开拓性创新(行业首创)
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