超威半导体
DFT DV Engineer
DFT DV Engineer
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Asic
Ate
Dft
Systemverilog
Uvm
Vcs
值不值得投
80综合评分
综合评分 80
顶尖半导体平台、前沿技术深耕、高发展性、现场办公为主
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
4.8万
比半导体封装测试中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
90 个在招
市场机会
选择适中
上海 · 半导体封装测试 · 20 个在招
职位详情
关于这个职位
负责AMD S3BU部门SOC芯片的DFT（可测性设计）定义、实现及验证工作，确保RTL质量
需与前端团队协作验证调试逻辑，并参与ATE流片后的调试，确保芯片功能正常
最低要求
电子工程(EE)、计算机科学(CS)或相关专业本科及以上学历
年以上相关工作经验
具备设计验证相关知识和良好的调试技能
熟悉完整的ASIC设计流程
具备良好的沟通能力，能独立工作及团队协作
具备强大的问题解决能力
工作职责
根据规格书制定测试计划，并与架构师和设计师进行评审
开发测试场景以验证设计并分析覆盖率
在TO（上市时间）前完成验证任务
参与ATE（自动测试设备）流片上线(bring-up)
在ATE上调试DFT模式(patterns)
优先资格
精通至少一种仿真工具（如VCS），具备良好的调试技能
熟悉SystemVerilog/C/C++语言
了解UVM方法论
熟悉脚本语言（SHELL/Perl/Python）
具备DFT相关知识（如IEEE1149.1/6用于JTAG/BSCAN）者优先
具备Memory BIST知识者优先
具备高速IO（USB/PCIE/DDR/Display）背景知识者优先
熟悉从测试计划评审到TO（Time to Market）的完整验证流程
具备流片后(post-Si)调试经验者优先
良好的中英文书面及口语表达能力
AI 洞察
优缺点分析
优点
- 平台大，接触前沿CPU/GPU/Apu设计
- 技术栈硬核，职业壁垒高
- 福利体系完善
- 流片后调试环境复杂，需解决棘手硬件问题
缺点 / 挑战
- 年经验要求较高，压力较大
- 有多年半导体验证经验，追求技术深度，能承受一定压力的资深工程师
角色解读
- 可向高级验证专家、DFT架构师或验证经理方向发展，深耕半导体底层技术
- 负责SoC芯片的可测性设计(DFT)全流程，包括定义、实现和验证
- 精通ASIC验证流程，掌握SystemVerilog/UVM，具备DFT及ATE调试经验
申请策略
- 准备流片失败或调试难题的案例，展示解决问题的逻辑思维
- 突出6年+ASIC验证经验，强调DFT、UVM、ATE调试的具体项目成果
- 复习IEEE1149.1标准，强化SystemVerilog高级特性及Python自动化脚本能力
面试指南
- 使用STAR法则（情境、任务、行动、结果）描述技术难题解决过程
- 结合具体工具和数据说明验证效率提升
- 请描述你过去项目中DFT插入的策略和挑战
- 如何在UVM框架下实现高效的覆盖率收集？
- 遇到ATE测试失败，你的调试思路是什么？
- 解释一下JTAG/BSCAN的工作原理及其在DFT中的应用
- 重温数字集成电路验证基础，熟悉AMD主要产品线（如Ryzen/Radeon）的技术特点
职位点评
薪资福利85
成长发展90
工作生活60
使命价值80
薪资福利
85较高
作为已上市的跨国巨头，提供具有市场竞争力的薪酬和完善的全方位福利体系，满足度高。
薪资信号未披露（AI估算：3.5千–6.0万/月）
福利待遇AMD benefits at a glance
成长发展
90较高
涉及前沿处理器设计，技术栈先进（UVM/DFT/ATE），个人贡献者角色利于深耕专业技术。
技术前沿前沿/新兴技术
技术栈DFT、ASIC、SystemVerilog、UVM、VCS、ATE、Post-Si Debug
业务类型profit_center
工作生活
60中等
明确要求现场办公(#LI-VC1)，无弹性远程选项；半导体行业节奏快，但作为外企相对规范。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
公司使命强调技术解决世界挑战，赋能AI和医疗，社会价值感强。
行业发展稳定成熟行业
社会影响正向社会影响力较高
使命信号technology has the power to solve the world’s most important challenges、shaping the future
创新程度积极采用新技术
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