
高通
ASICS Design Engineer, Senior
ASICS Design Engineer, Senior
发布于 1 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic Design
Physical Design
Rtl Coding
Sta
Systemverilog
Tcl
值不值得投
74综合评分
综合评分 74
高薪大厂、核心技术岗、技术成长好,但工作强度大、WLB一般
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估,方便横向比较。
薪资怎么样
8.0万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 360 个在招 · 其中芯片设计 14 个
市场机会
选择面较广
新竹 · 芯片设计 · 约 240 个在招
职位详情
关于这个职位
负责网络数据路径/控制逻辑的RTL设计、综合与时序收敛,主导以太网交换ASIC关键子系统的微架构与实现
参与SoC集成、性能调优及功耗优化,并指导初级工程师,确保芯片顺利流片与验证
最低要求
科学、工程或相关领域的学士学位及2年以上ASIC设计、验证、验证、集成或相关工作经验
OR
科学、工程或相关领域的硕士学位及1年以上ASIC设计、验证、验证、集成或相关工作经验
OR
科学、工程或相关领域的博士学位
工作职责
实施网络数据路径/控制逻辑的RTL设计、综合和时序收敛
参与SoC集成,重点关注以太网交换子系统
领导以太网交换ASIC中关键子系统的设计与交付,推动符合架构对齐的实施和优化
拥有网络模块(如转发引擎、解析器、流量管理器)的微架构和RTL设计
驱动子系统集成、性能调整和功耗优化
在设计、DV和验证团队之间调试功能和性能问题
与架构、固件和验证团队合作,支持芯片启动
与架构团队合作,完善以太网交换功能性和可扩展性
指导初级工程师并指导最佳工程实践
AI 洞察
优缺点分析
优点
- 处于高性能网络芯片核心领域,技术壁垒高,职业竞争力强
- 高通平台资源丰富,能接触前沿ASIC设计流程
- 对多协议栈和系统级问题的解决能力要求极高
- 具备扎实数字电路基础,对网络通信协议有深刻理解,且抗压能力强的高级硬件工程师
缺点 / 挑战
- 工作节奏快,需应对紧迫的时间表和高强度调试压力
角色解读
- 可向首席ASIC架构师方向发展,深入网络芯片底层设计
- 或转向技术管理岗位,带领团队完成更复杂的芯片项目
- 负责以太网交换ASIC的核心逻辑设计与实现,包括RTL编码、综合与时序收敛
- 参与系统级集成,解决复杂的功能与性能问题,并指导初级工程师
- 精通ASIC前端设计流程(RTL、仿真、STA),熟悉以太网交换概念(L2/L3、QoS、Packet Processing)
- 掌握AXI/NoC、PCIe等高速接口,具备脚本编程能力
申请策略
- 准备展示过往项目中解决复杂时序或功能bug的案例,体现系统级调试思维
- 突出以太网交换ASIC项目经验,详细列出在RTL设计、时序收敛和性能优化方面的具体成果
- 强调独立驱动复杂任务的能力
- 深化对以太网交换架构(如P4、Tofino等)的理解,提升Scripting技能以自动化设计流程
面试指南
- 使用STAR法则(情境、任务、行动、结果)描述技术难题
- 重点展示问题分析逻辑、工具使用技巧及跨部门沟通策略
- 请描述你处理过的最复杂的时序收敛问题及其解决方案
- 如何优化以太网交换ASIC的吞吐量与延迟?
- 解释AXI总线在ASIC设计中的应用及注意事项
- 如何处理多团队协作中的集成冲突?
- 复习数字集成电路设计基础,重温以太网协议细节,准备1-2个完整的ASIC项目案例进行深度复盘
职位点评
薪资福利85
成长发展80
工作生活50
使命价值70
薪资福利
85较高
作为上市跨国巨头的高薪技术岗,薪资水平在新竹地区具有较强竞争力,福利体系完善。
薪资信号未披露(AI估算:6.0千–10.0万/月)
成长发展
80较高
涉及前沿的ASIC设计与网络交换技术,技术栈主流且深入,有助于积累高端硬件设计经验。
技术前沿主流现代技术
技术栈ASIC、RTL、Ethernet Switching、STA、PCIe、AXI
成长机会Mentor junior engineers
业务类型profit_center
工作生活
50较低
JD明确提到需在紧迫时间表下工作,暗示高强度和快节奏,WLB可能面临挑战。
工作模式未明确
办公地点科技园/产业园
加班情况JD含高强度暗示词
使命价值
70中等
参与全球领先的网络连接技术研发,对推动通信技术发展有积极意义,但社会影响力间接。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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