
高通
ASICS Design Engineer, Staff
ASICS Design Engineer, Staff
发布于 1 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic Design
Physical Design
Rtl Coding
Sta
Systemverilog
Tcl
值不值得投
76综合评分
综合评分 76
大厂资深ASIC设计岗,薪酬福利优厚,技术含量高,但工作强度较大
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估,方便横向比较。
薪资怎么样
8.0万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 360 个在招 · 其中芯片设计 14 个
市场机会
选择面较广
新竹 · 芯片设计 · 约 240 个在招
职位详情
关于这个职位
负责以太网交换ASIC的数据路径与控制逻辑的RTL设计、综合及时序收敛,主导关键子系统的微架构与实现
参与SoC集成、性能调优及功耗优化,并指导初级工程师,确保芯片顺利流片与验证
最低要求
理学、工程学或相关领域的学士学位及4年以上ASIC设计、验证、验证、集成或相关工作经验
OR
理学、工程学或相关领域的硕士学位及3年以上ASIC设计、验证、验证、集成或相关工作经验
OR
理学、工程学或相关领域的博士学位及2年以上ASIC设计、验证、验证、集成或相关工作经验
工作职责
实施数据路径和控制逻辑的RTL设计、综合以及时序收敛
参与SoC集成,重点关注以太网交换子系统
领导以太网交换ASIC中关键子系统的设计与交付,推动符合架构对齐的实施和优化
负责网络模块(如转发引擎、解析器、流量管理器)的微架构和RTL设计
驱动子系统集成、性能调优和功耗优化
跨设计、DV和验证团队调试功能和性能问题
与架构、固件和验证团队合作,支持芯片启动(chip bring-up)
与架构团队合作完善以太网交换功能及可扩展性
指导初级工程师并引导最佳工程实践
优先资格
拥有商用品硅或交换ASIC经验者优先
熟悉AXI/NoC、PCIe或高速接口者优先
具备脚本编写技能(C/C++, Tcl, Perl)者优先
AI 洞察
优缺点分析
优点
- 加入全球顶尖芯片设计公司,接触前沿ASIC技术与大规模商用硅项目
- 具备扎实数字电路基础、对高性能网络芯片设计有热情的资深工程师
缺点 / 挑战
- 工作节奏快,需应对严格的发布时间表和高强度的调试压力
角色解读
- 可向首席ASIC架构师、技术专家(Staff/Principal Engineer)方向发展,或转向系统级芯片架构设计
- 负责以太网交换ASIC芯片的核心数字电路设计,包括RTL编码、仿真验证和时序收敛
- 精通ASIC前端设计流程(RTL、STA、综合),深入理解以太网交换协议(L2/L3、QoS等)
申请策略
- 准备详细的项目案例,说明如何解决复杂的跨团队协作问题和芯片调试难题
- 突出展示以太网交换ASIC项目的具体贡献,特别是时序收敛和性能优化的成功案例
- 强化对高速接口(PCIe/AXI)和复杂网络协议栈的理解,提升脚本自动化能力
面试指南
- 使用STAR法则(情境、任务、行动、结果)结构化回答技术问题,重点突出个人在团队中的具体贡献和技术深度
- 请描述你过去项目中遇到的最复杂的时序违例及其解决方案
- 你对以太网交换中的QoS机制和包处理流水线有何理解?
- 如何在保证性能的同时进行低功耗设计?
- 请分享一个你主导的从RTL到签核的完整子系统设计经历
- 复习数字集成电路设计基础,重温以太网交换原理,准备具体的项目难点攻克案例
职位点评
薪资福利85
成长发展80
工作生活60
使命价值70
薪资福利
85较高
作为已上市的跨国巨头企业,提供具有市场竞争力的薪酬和完善的福利体系,满足补偿性动机。
薪资信号市场水准 (6.0千–10.0万/月)
成长发展
80较高
职位涉及前沿的ASIC设计和网络交换技术,且有指导初级工程师的职责,提供良好的技术成长和管理启蒙机会。
技术前沿主流现代技术
技术栈ASIC、RTL、Ethernet Switching、STA、PCIe、AXI
成长机会Mentor junior engineers
业务类型profit_center
工作生活
60中等
虽然未明确提及加班文化,但芯片行业通常面临较紧的时间表和高强度工作压力,WLB可能受限。
工作模式未明确
办公地点科技园/产业园
加班情况JD含高强度暗示词
使命价值
70中等
在高通这样的科技巨头工作,参与全球通信基础设施的建设,具有一定的行业影响力和技术使命感。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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