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平头哥-边缘AI芯片CRG设计专家/高级专家-上海
平头哥-边缘AI芯片CRG设计专家/高级专家-上海
发布于 1 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Cdc/Rdc
Pll
Soc架构
Sta
Systemverilog
数字Ic设计
值不值得投
83综合评分
综合评分 83
顶尖大厂、前沿AI芯片技术、高薪高发展、工作强度中等偏上
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
8.0万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 4680 个在招 · 其中芯片设计 约 170 个
市场机会
选择面较广
上海 · 芯片设计 · 约 510 个在招
职位详情
关于这个职位
负责平头哥边缘AI芯片的SoC时钟与复位（CRG）架构设计与实现，包括PLL选型、时钟树构建及复位拓扑设计
需精通Verilog/SystemVerilog RTL编码，完成SDC约束编写与时序收敛，并协同后端团队解决时钟质量问题，确保芯片顺利Bring-up
最低要求
计算机和微电子、集成电路等相关专业硕士及以上学历，6年以上CRG设计经验
精通数字电路设计基础，深入理解时钟、复位、门控、同步/异步电路设计原理
精通 Verilog/SystemVerilog RTL 设计，具备良好的编码规范与模块化设计能力
熟悉Clock gating/Clock mux / divider / PLL control/Reset generation / reset sequencing设计和实现
熟悉综合、STA、Lint、CDC、RDC、形式验证等前端设计流程
具备多时钟域、多电源域、大型 SoC 项目CRG设计经验
工作职责
负责 SoC整体时钟与复位（CRG）架构设计，制定整体方案及PLL选型，制定时钟profile
根据系统需求完成时钟树、时钟分频、时钟切换、时钟门控、复位拓扑等设计
负责 CRG的RTL和文档交付、SDC约束编写
负责时钟质量分析和优化
配合 综合、DFT、后端团队完成SDC约束定义、时序收敛和 signoff
支持芯片 bring-up 和时钟问题定
AI 洞察
优缺点分析
优点
- 处于国内顶尖半导体平台，接触最前沿的边缘AI芯片技术
- 薪资福利体系完善，职业背书极强
- 技术门槛极高，需处理复杂的多时钟域/电源域问题
- 大厂内部竞争激烈，对代码质量和文档规范性要求严苛
- 拥有6年以上CRG设计经验的资深IC工程师，追求技术深度与大平台资源的求职者
缺点 / 挑战
暂无明显挑战项
角色解读
- 可向首席IC架构师、技术总监方向发展，或在先进制程芯片设计中成为领域专家
- 负责SoC芯片中时钟与复位生成（CRG）模块的整体架构设计与详细实现
- 精通数字IC前端设计流程，熟练掌握Verilog/SV，深入理解时钟树、PLL、复位序列及时序收敛原理
申请策略
- 准备详细的项目案例，重点阐述在复杂约束下的时序收敛经验和跨团队协作能力
- 突出大型SoC项目中CRG模块的设计难点、性能指标（如功耗、面积、时序余量）及问题解决案例
- 强化对先进工艺节点下时钟网络优化的理解，熟悉最新的EDA工具链及签核流程
面试指南
- 采用STAR法则（情境、任务、行动、结果），结合具体数据说明技术方案的选择依据及最终达成的技术指标
- 请描述一次你解决复杂时钟域交叉（CDC）问题的经历
- 在多电源域设计中，如何保证复位序列的正确性？
- 如何平衡时钟树的功耗与性能？
- 请解释PLL锁定时间对系统启动的影响及优化方法
- 复习数字电路基础理论，梳理过往项目中关于时钟质量分析、SDC约束编写及Sign-off的具体细节
职位点评
薪资福利90
成长发展95
工作生活60
使命价值75
薪资福利
90较高
作为上市巨头企业的资深专家岗，提供极具竞争力的薪酬包及完善的福利体系，满足高补偿性动机。
薪资信号偏高 (6.0千–10.0万/月)
成长发展
95较高
涉及边缘AI芯片核心模块设计，技术栈前沿，能极大提升个人在IC设计领域的专业壁垒。
技术前沿前沿/新兴技术
技术栈CRG、SoC、Verilog、SystemVerilog、PLL、STA、CDC、RDC
业务类型profit_center
工作生活
60中等
大厂核心研发部门通常工作节奏较快，虽无明确加班规定，但项目交付压力较大，WLB一般。
工作模式未明确
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
75中等
参与国产高端芯片研发，具有显著的行业战略意义和技术突破价值，社会影响力较高。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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